Реферат: Сравнительные характеристики современных аппаратных платформ - текст реферата. Скачать бесплатно.
Банк рефератов, курсовых и дипломных работ. Много и бесплатно. # | Правила оформления работ | Добавить в избранное
 
 
   
Меню Меню Меню Меню Меню
   
Napishem.com Napishem.com Napishem.com

Реферат

Сравнительные характеристики современных аппаратных платформ

Банк рефератов / Технологии

Рубрики  Рубрики реферат банка

закрыть
Категория: Реферат
Язык реферата: Русский
Дата добавления:   
 
Скачать
Архив Zip, 348 kb, скачать бесплатно
Заказать
Узнать стоимость написания уникального реферата

Узнайте стоимость написания уникальной работы

Сравнительные характеристики современных аппаратных платформ Содер жание Процессоры с архитектурой 80x86 и Pentium Особенности процессоров с архитектурой SPARC компании Sun Microsystems SuperSPARC hyperSPARC MicroSPARC-II UltraSPARC Процессоры PA-RISC компании Hewlett-Packard Особенности архитектуры MIPS компании MIPS Technology Особенности архитектуры Alpha компании DEC Особенности архитектуры POWER компании IBM и PowerPC компаний Motorola, Apple и IBM Архитектура POWER Эволюция архитектуры POWER в направлении архитектуры PowerPC Процессоры с архитектурой 8 0x86 и Pentium Обычно , когда новая архитектура создается одним архитектором или группой архитекторов , ее отдельные части очень хорошо подогнаны друг к другу и вся архитектура может быть описана достаточно связано . Этого нельзя сказать об архитектуре 80x86, поскольку это продукт нескольких независимых групп разработчиков , которые развивали эту архитектуру более 15 лет , добавляя новые возможности к первоначальному набору команд . В 1978 году была анонсирована архитектура Intel 8086 как совместимое вверх расши рение в то время успешного 8-бит микропроцессора 8080. 8086 представляет собой 16-битовую архитектуру со всеми внутренними регистрами , имеющими 16-битовую разрядность . Микропроцессор 8080 был просто построен на базе накапливающего сумматора (аккумулятора ), но архитектура 8086 была расширена дополнительными регистрами . Поскольку почти каждый регистр в этой архитектуре имеет определенное назначение , 8086 по классификации частично можно отнести к машинам с накапливающим сумматором , а частично - к машинам с ре г истрами общего назначения , и его можно назвать расширенной машиной с накапливающим сумматором . Микропроцессор 8086 (точнее его версия 8088 с 8-битовой внешней шиной ) стал основой завоевавшей в последствии весь мир серии компьютеров IBM PC, работающих под у правлением операционной системы MS-DOS. В 1980 году был анонсирован сопроцессор плавающей точки 8087. Эта архитектура расширила 8086 почти на 60 команд плавающей точки . Ее архитекторы отказались от расширенных накапливающих сумматоров для того , чтобы созд ать некий гибрид стеков и регистров , по сути расширенную стековую архитектуру . Полный набор стековых команд дополнен ограниченным набором команд типа регистр-память . Анонсированный в 1982 году микропроцессор 80286, еще дальше расширил архитектуру 8086. Бы ла создана сложная модель распределения и защиты памяти , расширено адресное пространство до 24 разрядов , а также добавлено небольшое число дополнительных команд . Поскольку очень важно было обеспечить выполнение без изменений программ , разработанных для 80 8 6, в 80286 был предусмотрен режим реальных адресов , позволяющий машине выглядеть почти как 8086. В 1984 году компания IBM объявила об использовании этого процессора в своей новой серии персональных компьютеров IBM PC/AT. В 1987 году появился микропроцессо р 80386, который расширил архитектуру 80286 до 32 бит . В дополнение к 32-битовой архитектуре с 32-битовыми регистрами и 32-битовым адресным пространством , в микропроцессоре 80386 появились новые режимы адресации и дополнительные операции . Все эти расширен и я превратили 80386 в машину , по идеологии близкую к машинам с регистрами общего назначения . В дополнение к механизмам сегментации памяти , в микропроцессор 80386 была добавлена также поддержка страничной организации памяти . Также как и 80286, микропроцессо р 80386 имеет режим выполнения программ , написанных для 8086. Хотя в то время базовой операционной системой для этих микропроцессоров оставалась MS-DOS, 32-разрядная архитектура и страничная организация памяти послужили основой для переноса на эту платформ у операционной системы UNIX. Следует отметить , что для процессора 80286 была создана операционная система XENIX (сильно урезанный вариант системы UNIX). Эта история иллюстрирует эффект , вызванный необходимостью обеспечения совместимости с 80x86, поскольку существовавшая база программного обеспечения на каждом шаге была слишком важной . К счастью , последующие процессоры (80486 в 1989 и Pentium в 1993 году ) были нацелены на увеличение производительности и добавили к видимому пользователем набору команд только три новые команды , облегчающие организацию многопроцессорной работы . Что бы ни говорилось о неудобствах архитектуры 80x86, следует иметь в виду , что она преобладает в мире персональных компьютеров . Почти 80% установленных малых систем базируются именно на этой архитектуре . Споры относительно преимуществ CISC и RISC архитектур постепенно стихают , поскольку современные микропроцессоры стараются вобрать в себя наилучшие свойства обоих подходов . Современное семейство процессоров i486 (i486SX, i486DX, i486DX2 и i486DX4), в котором сохранились система команд и методы адресации процессора i386, уже имеет некоторые свойства RISC-микропроцессоров . Например , наиболее употребительные команды выполняются за один такт . Компания Intel для оценки производительности свои х процессоров ввела в употребление специальную характеристику , которая называется рейтингом iCOMP. Компания надеется , что эта характеристика станет стандартной тестовой оценкой и будет применяться другими производителями микропроцессоров , однако последние с понятной осторожностью относятся к системе измерений производительности , введенной компанией Intel. Ниже в таблице приведены сравнительные характеристики некоторых процессоров компании Intel на базе рейтинга iCOMP. Процессор Тактовая частота (МГц ) Рейтин г iCOMP 386SX 386SL 386DX 386DX i486SX i486SX i486SX i486DX i486DX2 i486DX i486DX2 i486DX4 i486DX4 Pentium Pentium Pentium Pentium Pentium Pentium 25 25 25 33 20 25 33 33 50 50 66 75 100 60 66 90 100 120 133 39 41 49 68 78 100 136 166 231 249 297 319 435 510 567 735 815 1000 1200 Процессоры i486SX и i486DX - это 32-битовые процессоры с внутренней кэш-па-мятью емкостью 8 Кбайт и 32-битовой шиной данных . Основное отличие между ними заключается в том , что в процессоре i486SX отсутствует интегрированный соп роцессор плавающей точки . Поэтому он имеет меньшую цену и применяется в системах , для которых не очень важна производительность при обработке вещественных чисел . Для этих систем обычно возможно расширение с помощью внешнего сопроцессора i487SX. Процессоры Intel OverDrive и i486DX2 практически идентичны . Однако кристалл OverDrive имеет корпус , который может устанавливаться в гнездо расширения сопроцессора i487SX, применяемое в ПК на базе i486SX. В процессорах OverDrive и i486DX2 применяется технология удво е ния внутренней тактовой частоты , что позволяет увеличить производительность процессора почти на 70%. Процессор i486DX4/100 использует технологию утроения тактовой частоты . Он работает с внутренней тактовой частотой 99 МГц , в то время как внешняя тактовая ч астота (частота , на которой работает внешняя шина ) составляет 33 МГц . Этот процессор практически обеспечивает равные возможности с машинами класса 60 МГц Pentium, являясь их полноценной и доступной по цене альтернативой . Появившийся в 1993 году процессор Pentium ознаменовал собой новый этап в развитии архитектуры x86, связанный с адаптацией многих свойств процессоров с архитектурой RISC. Он изготовлен по 0.8 микронной БиКМОП технологии и содержит 3.1 миллиона транзисторов . Первоначальная реализация была р а ссчитана на работу с тактовой частотой 60 и 66 МГц . В настоящее время имеются также процессоры Pentium, работающие с тактовой частотой 75, 90, 100, 120, 133, 150 и 200 МГц . Процессор Pentium по сравнению со своими предшественниками обладает целым рядом ул у чшенных характеристик . Главными его особенностями являются : · двухпотоковая суперскалярная организация , допускающая параллельное выполнение пары простых команд ; · наличие двух независимых двухканальных множественно-ассоциативных кэшей для команд и для да нных , обеспечивающих выборку данных для двух операций в каждом такте ; · динамическое прогнозирование переходов ; · конвейерная организация устройства плавающей точки с 8 ступенями ; · двоичная совместимость с существующими процессорами семейства 80x86. Б лок-схема процессора Pentium представлена на рисунке 6.1. Прежде всего новая микроархитектура этого процессора базируется на идее суперскалярной обработки (правда с некоторыми ограничениями ). Основные команды распределяются по двум независимым исполнитель н ым устройствам (конвейерам U и V). Конвейер U может выполнять любые команды семейства x86, включая целочисленные команды и команды с плавающей точкой . Конвейер V предназначен для выполнения простых целочисленных команд и некоторых команд с плавающей точко й . Команды могут направляться в каждое из этих устройств одновременно , причем при выдаче устройством управления в одном такте пары команд более сложная команда поступает в конвейер U, а менее сложная - в конвейер V. Такая попарная выдача команд возможна пр а вда только для ограниченного подмножества целочисленных команд . Команды арифметики с плавающей точкой не могут запускаться в паре с целочисленными командами . Одновременная выдача двух команд возможна только при отсутствии зависимостей по регистрам . При ос т ановке команды по любой причине в одном конвейере , как правило останавливается и второй конвейер . Остальные устройства процессора предназначены для снабжения конвейеров необходимыми командами и данными . В отличие от процессоров i486 в процессоре Pentium и спользуется раздельная кэш-память команд и данных емкостью по 8 Кбайт , что обеспечивает независимость обращений . За один такт из каждой кэш-памяти могут считываться два слова . При этом кэш-память данных построена на принципах двухкратного расслоения , что о беспечивает одновременное считывание двух слов , принадлежащих одной строке кэш-памяти . Кэш-память команд хранит сразу три копии тегов , что позволяет в одном такте считывать два командных слова , принадлежащих либо одной строке , либо смежным строкам для обе с печения попарной выдачи команд , при этом третья копия тегов используется для организации протокола наблюдения за когерентностью состояния кэш-памяти . Для повышения эффективности перезагрузки кэш-памяти в процессоре применяется 64-битовая внешняя шина данн ы х . В процессоре предусмотрен механизм динамического прогнозирования направления переходов . С этой целью на кристалле размещена небольшая кэш-память , которая называется буфером целевых адресов переходов (BTB), и две независимые пары буферов предварительной выборки команд (по два 32-битовых буфера на каждый конвейер ). Буфер целевых адресов переходов хранит адреса команд , которые находятся в буферах предварительной выборки . Работа буферов предварительной выборки организована таким образом , что в каждый момен т времени осуществляется выборка команд только в один из буферов соответствующей пары . При обнаружении в потоке команд операции перехода вычисленный адрес перехода сравнивается с адресами , хранящимися в буфере BTB. В случае совпадения предсказывается , что п ереход будет выполнен , и разрешается работа другого буфера предварительной выборки , который начинает выдавать команды для выполнения в соответствующий конвейер . При несовпадении считается , что переход выполняться не будет и буфер предварительной выборки н е переключается , продолжая обычный порядок выдачи команд . Это позволяет избежать простоев конвейеров при правильном прогнозе направления перехода . Окончательное решение о направлении перехода естественно принимается на основании анализа кода условия . При н е правильно сделанном прогнозе содержимое конвейеров аннулируется и выдача команд начинается с необходимого адреса . Неправильный прогноз приводит к приостановке работы конвейеров на 3-4 такта . Рис . 6.1. Упрощенная блок схема процессора Pentium Следует отметить , что возросшая производительность процессора Pentium требует и соответствующе й организации системы на его основе . Компания Intel разработала и поставляет все необходимые для этого наборы микросхем . Прежде всего для согласования скорости с динамической основной памятью необходима кэш-память второго уровня . Контроллер кэш-памяти 824 9 6 и микросхемы статической памяти 82491 обеспечивают построение такой кэш-памяти объемом 256 Кбайт и работу процессора без тактов ожидания . Для эффективной организации систем Intel разработала стандарт на высокопроизводительную локальную шину PCI. Выпуска ю тся наборы микросхем для построения мощных компьютеров на ее основе . В настоящее время компания Intel разработалаи выпустила новый процессор , продолжающий архитектурную линию x86. Этот процессор получил название P6 или PentiumPro. Он работает с тактовыми частотами 150: 166: 180 и 200 МГц . PentiumPro обеспечивает полную совместимость с процессорами предыдущих поколений . Он предназначен главным образом для поддержки высокопроизводительных 32-битовых вычислений в области САПР , трехмерной графики и мультимеди а : а также широкого круга коммерческих приложений баз данных . По результатам испытаний на тестах SPEC (8.58 SPECint95 и 6.48 SPECfp95) процессор PentiumPro по производительности целочисленных операций в текущий момент времени вышел на третье место в мирово й классификации , уступая только 180 МГц HP PA-8000 и 400 МГц DEC Alpha. Для достижения такой производительности необходимо использование технических решений , широко применяющихся при построении RISC-процессоров : · выполнение команд не в предписанной програ ммой последовательности , что устраняет во многих случаях приостановку конвейеров из-за ожидания операндов операций ; · использование методики переименования регистров , позволяющей увеличивать эффективный размер регистрового файла (малое количество регистро в - одно из самых узких мест архитектуры x86); · расширение суперскалярных возможностей по отношению к процессору Pentium, в котором обеспечивается одновременная выдача только двух команд с достаточно жесткими ограничениями на их комбинации . Кроме того , в борьбу за новое поколение процессоров x86 включились компании , ранее занимавшиеся изготовлением Intel-совместимых процессоров . Это компании Advanced Micro Devices (AMD), Cyrix Corp и NexGen. С точки зрения микроархитектуры наиболее близок к Pentium проце ссор М 1 компании Cyrix, который должен появиться на рынке в ближайшее время . Также как и Pentium он имеет два конвейера и может выполнять до двух команд в одном такте . Однако в процессоре М 1 число случаев , когда операции могут выполняться попарно , значите л ьно увеличено . Кроме того в нем применяется методика обходов и ускорения пересылки данных , позволяющая устранить приостановку конвейеров во многих ситуациях , с которыми не справляется Pentium. Процессор содержит 32 физических регистра (вместо 8 логических, предусмотренных архитектурой x86) и применяет методику переименования регистров для устранения зависимостей по данным . Как и Pentium, процессор M1 для прогнозирования направления перехода использует буфер целевых адресов перехода емкостью 256 элементов , н о кроме того поддерживает специальный стек возвратов , отслеживающий вызовы процедур и последующие возвраты . Процессоры К 5 компании AMD и Nx586 компании NexGen используют в корне другой подход . Основа их процессоров - очень быстрое RISC-ядро , выполняющее в ысокорегулярные операции в суперскалярном режиме . Внутренние форматы команд (ROP у компании AMD и RISC86 у компании NexGen) соответствуют традиционным системам команд RISC-процессоров . Все команды имеют одинаковую длину и кодируются в регулярном формате . О бращения к памяти выполняются специальными командами загрузки и записи . Как известно , архитектура x86 имеет очень сложную для декодирования систему команд . В процессорах K5 и Nx586 осуществляется аппаратная трансляция команд x86 в команды внутреннего форм а та , что дает лучшие условия для распараллеливания вычислений . В процессоре К 5 имеются 40, а в процессоре Nx586 22 физических регистра , которые реализуют методику переименования . В процессоре К 5 информация , необходимая для прогнозирования направления перех о да , записывается прямо в кэш команд и хранится вместе с каждой строкой кэш-памяти . В процессоре Nx586 для этих целей используется кэш-память адресов переходов на 96 элементов . Таким образом , компания Intel больше не обладает монополией на методы конструир ования высокопроизводительных процессоров x86, и можно ожидать появления новых процессоров , не только не уступающих , но и возможно превосходящих по производительности процессоры компании , стоявшей у истоков этой архитектуры . Следует отметить , что сама ком п ания Intel заключила стратегическое соглашение с компанией Hewlett-Packard на разработку следующего поколения микропроцессоров , в которых архитектура x86 будет сочетаться с архитектурой очень длинного командного слова (VLIW -архитектурой ). Появление этих м икропроцессоров не ожидается до конца 1998 года . Особенности процессоров с архитектурой SPARC компании Sun Microsystems Масштабируемая процессорная архитектура SPARC (Scalable Processor Architecture) компании Sun Microsystems является наиболее широко расп ространенной RISC-архитектурой , отражающей доминирующее положение компании на рынке UNIX рабочих станций и серверов . Процессоры с архитектурой SPARC лицензированы и изготавливаются по спецификациям Sun несколькими производителями , среди которых следует от м етить компании Texas Instruments, Fujitsu, LSI Logic, Bipolar International Technology, Philips, Cypress Semiconductor и Ross Technologies. Эти компании осуществляют поставки процессоров SPARC не только самой Sun Microsystems, но и другим известным произв о дителям вычислительных систем , например , Solbourne, Toshiba, Matsushita, Tatung и Cray Research. Первоначально архитектура SPARC была разработана с целью упрощения реализации 32-битового процессора . В последствии , по мере улучшения технологии изготовления интегральных схем , она постепенно развивалось и в настоящее время имеется 64-битовая версия этой архитектуры (SPARC-V9), которая положена в основу новых микропроцессоров , получивших название UltraSPARC. Первый процессор SPARC был изготовлен компанией Fuj itsu на базе вентильной матрицы , работающей на частоте 16.67 МГц . На основе этого процессора была разработана первая рабочая станция Sun-4 с производительностью 10 MIPS, объявленная осенью 1987 года (до этого времени компания Sun использовала в своих изде л иях микропроцессоры Motorola 680X0). В марте 1988 года Fujitsu увеличила тактовую частоту до 25 МГц создав процессор с производительностью 15 MIPS. Позднее компания Sun умело использовала конкуренцию среди компаний-поставщиков интегральных схем , выбирая н аиболее удачные разработки для реализации своих изделий SPARCstation 1, 1+, IPC, ELC, IPX, 2 и серверов серий 4xx и 6xx. Тактовая частота процессоров SPARC была повышена до 40 МГц , а производительность - до 28 MIPS. Дальнейшее увеличение производительност и процессоров с архитектурой SPARC было достигнуто за счет реализации в кристаллах принципов суперскалярной обработки компаниями Texas Instruments и Cypress. Процессор SuperSPARC компании Texas Instruments стал основой серии рабочих станций и серверов SPA R Cstation/SPARCserver 10 и 20. В зависимости от смеси команд он обеспечивает выдачу до трех команд за один машинный такт . Процессор SuperSPARC имеет сбалансированную производительность на операциях с фиксированной и плавающей точкой . Он имеет внутренний кэ ш емкостью 36 Кб (20 Кб - кэш команд и 16 Кб - кэш данных ), раздельные конвейеры целочисленной и вещественной арифметики и при тактовой частоте 75 МГц обеспечивает производительность около 205 MIPS. Компания Texas Instruments разработала также 50 МГц проце ссор MicroSPARC с встроенным кэшем емкостью 6 Кб , который ранее широко использовался в дешевых моделях рабочих станций SPARCclassic и LX. Затем Sun совместно с Fujitsu создали новую версию кристалла MicroSPARC II с встроенным кэшем емкостью 24 Кб . На его о снове построены рабочие станции и серверы SPARCstation/SPARCserver 4 и 5, работающие на частоте 70, 85 и 110 МГц . Хотя архитектура SPARC в течение длительного времени оставалась доминирующей на рынке процессоров RISC, особенно в секторе рабочих станций , п овышение тактовой частоты процессоров в 1992-1994 годах происходило более медленными темпами по сравнению с повышением тактовой частоты конкурирующих архитектур процессоров . Чтобы ликвидировать это отставание , а также в ответ на появление на рынке 64-бито в ых процессоров компания Sun разработала и проводит в жизнь пятилетнюю программу модернизации . В соответствии с этой программой Sun планировала довести тактовую частоту процессоров MicroSPARC до 100 МГц в 1994 году (процессор MicroSPARC II с тактовой часто т ой 110 МГц используется в рабочих станциях и серверах SPARCstation 4 и 5). В конце 1994 и в течение 1995 года на рынке появились микропроцессоры hyperSPARC и однопроцессорные и многопроцессорные рабочие станции SPARCstation 20 с тактовой частотой процессо р а 100, 125 и 150 МГц . К середине 1995 года тактовая частота процессоров SuperSPARC была доведена до 85 МГц (60, 75 и 85 МГц версии этого процессора в настоящее время применяются в рабочих станциях и серверах SPARCstation 20, SPARCserver 1000 и SPARCcenter 2000 компании Sun и 64-процессорном сервере компании Cray Research). Наконец , в ноябре 1995 года , появились 64-битовые процессоры UltraSPARC-I с тактовой частотой 143, 167 и 200 МГц , и были объявлены процессоры UltraSPARC-II с тактовой частотой от 250 до 3 00 МГц , серийное производство которых должно начаться в середине 1996 года . В дальнейшем планируется выпуск процессоров UltraSPARC-III с частотой до 500 МГц . Таким образом , компания Sun Microsystems в настоящее время обладает широчайшим спектром процессор ов , способных удовлетворить нужды практически любого пользователя , как с точки зрения производительности выпускаемых ею рабочих станций и серверов , так и в отношении их стоимости , и судя по всему не собирается уступать своих позиций на быстро меняющемся к о мпьютерном рынке . Рис . 6.2. Блок-схема процессора Super SPARC SuperSPARC Имеется несколько версий этого процессора , позволяющего в зависимости от смеси команд обрабатывать до трех команд за один машинный такт , отличающихся тактовой частотой (50, 60, 75 и 85 МГц ). Процессор SuperSPARC (рисунок 6.2) имеет сбалансированную производительн о сть на операциях с фиксированной и плавающей точкой . Он имеет внутренний кэш емкостью 36 Кб (20 Кб - кэш команд и 16 Кб - кэш данных ), раздельные конвейеры целочисленной и вещественной арифметики и при тактовой частоте 75 МГц обеспечивает производительнос т ь около 205 MIPS. Процессор SuperSPARC применяется также в серверах SPARCserver 1000 и SPARCcenter 2000 компании Sun. Конструктивно кристалл монтируется на взаимозаменяемых процессорных модулях трех типов , отличающихся наличием и объемом кэш-памяти второг о уровня и тактовой частотой . Модуль M-bus SuperSPARC, используемый в модели 50 содержит 50-МГц SuperSPARC процессор с внутренним кэшем емкостью 36 Кб (20 Кб кэш команд и 16 Кб кэш данных ). Модули M-bus SuperSPARC в моделях 51, 61 и 71 содержат по одному S uperSPARC процессору , работающему на частоте 50, 60 и 75 МГц соответственно , одному кристаллу кэш-контроллера (так называемому SuperCache), а также внешний кэш емкостью 1 Мб . Модули M-bus в моделях 502, 612, 712 и 514 содержат два SuperSPARC процессора и д ва кэш-контроллера каждый , а последние три модели и по одному 1 Мб внешнему кэшу на каждый процессор . Использование кэш-памяти позволяет модулям CPU работать с тактовой частотой , отличной от тактовой частоты материнской платы ; пользователи всех моделей по э тому могут улучшить производительность своих систем заменой существующих модулей CPU вместо того , чтобы производить upgrade всей материнской платы . hyperSPARC Одной из главных задач , стоявших перед разработчиками микропроцессора hyperSPARC, было повышение производительности , особенно при выполнении операций с плавающей точкой . Поэтому особое внимание разработчиков было уделено созданию простых и сбалансированных шестиступенчатых конвейеров целочисленной арифметики и плавающей точки . Логические схемы этих к онвейеров тщательно разрабатывались , количество логических уровней вентилей между ступенями выравнивалось , чтобы упростить вопросы дальнейшего повышения тактовой частоты . Производительность процессоров hyperSPARC может меняться независимо от скорости рабо ты внешней шины (MBus). Набор кристаллов hyperSPARC обеспечивает как синхронные , так и асинхронные операции с помощью специальной логики кристалла RT625. Отделение внутренней шины процессора от внешней шины позволяет увеличивать тактовую частоту процессор а независимо от частоты работы подсистем памяти и ввода /вывода . Это обеспечивает более длительный жизненный цикл , поскольку переход на более производительные модули hyperSPARC не требует переделки всей системы . Процессорный набор hyperSPARC с тактовой част отой 100 МГц построен на основе технологического процесса КМОП с тремя уровнями металлизации и проектными нормами 0.5 микрон . Внутренняя логика работает с напряжением питания 3.3В . Рис . 6.3. Набор кристаллов процессора hyperSPARC Процессор hyperSPARC реализован в виде многокристальной микросборки (рисунок 6.3), в состав которой входит суперскалярная конвейерная часть и тесно связанная с ней кэш-память второго уровня . В набор кристаллов входят RT620 (CPU) - центральный процессор , RT625 (CMTU) - контроллер кэш-памяти , устройство управления памятью и устройство тегов и четыре RT627 (CDU) кэш-память данных для реализации кэш-памяти второго уровня емкостью 256 Кбайт . RT625 обеспечивает также интерфейс с MBus. Центральный процессор RT620 (рисунок 6.4) состоит из целочисленного устройства , устройства с плавающей точкой , устройства загрузки /за писи , устройства переходов и двухканальной множественно-ассоциативной памяти команд емкостью 8 Кбайт . Целочисленное устройство включает АЛУ и отдельный тракт данных для операций загрузки /записи , которые представляют собой два из четырех исполнительных уст р ойств процессора . Устройство переходов обрабатывает команды передачи управления , а устройство плавающей точки , реально состоит из двух независимых конвейеров - сложения и умножения чисел с плавающей точкой . Для увеличения пропускной способности процессора команды плавающей точки , проходя через целочисленный конвейер , поступают в очередь , где они ожидают запуска в одном из конвейеров плавающей точки . В каждом такте выбираются две команды . В общем случае , до тех пор , пока эти две команды требуют для своего в ы полнения различных исполнительных устройств при отсутствии зависимостей по данным , они могут запускаться одновременно . RT620 содержит два регистровых файла : 136 целочисленных регистров , сконфигурированных в виде восьми регистровых окон , и 32 отдельных рег и стра плавающей точки , расположенных в устройстве плавающей точки . Кэш-память второго уровня в процессоре hyperSPARC строится на базе RT625 CMTU, который представляет собой комбинированный кристалл , включающий контроллер кэш-памяти и устройство управления памятью , которое поддерживает разделяемую внешнюю память и симметричную многопроцессорную обработку . Контроллер кэш-памяти поддерживает кэш емкостью 256 Кбайт , состоящий из четырех RT627 CDU. Кэш-память имеет прямое отображение и 4К тегов . Теги в кэш-памя т и содержат физические адреса , поэтому логические схемы для соблюдения когерентности кэш-памяти в многопроцессорной системе , имеющиеся в RT625, могут быстро определить попадания или промахи при просмотре со стороны внешней шины без приостановки обращений к кэш-памяти со стороны центрального процессора . Поддерживается как режим сквозной записи , так и режим обратного копирования . Устройство управления памятью содержит в своем составе полностью ассоциативную кэш-память преобразования виртуальных адресов в физи ческие (TLB), состоящую из 64 строк , которая поддерживает 4096 контекстов . RT625 содержит буфер чтения емкостью 32 байта , используемый для загрузки , и буфер записи емкостью 64 байта , используемый для разгрузки кэш-памяти второго уровня . Размер строки кэш- п амяти составляет 32 байта . Кроме того , в RT625 имеются логические схемы синхронизации , которые обеспечивают интерфейс между внутренней шиной процессора и SPARC MBus при выполнении асинхронных операций . RT627 представляет собой статическую память 16К ( 32, специально разработанную для удовлетворения требований hyperSPARC. Она организована как четырехканальная статическая память в виде четырех массивов с логикой побайтной записи и входными и выходными регистрами-защелками . RT627 для ЦП является кэш-памятью с нулевым состоянием ожидания без потерь (т.е . приостановок ) на конвейеризацию для всех операций загрузки и записи , которые попадают в кэш-память . RT627 был разработан специально для процессора hyperSPARC, таким образом для соединения с RT620 и RT625 не ну ж ны никакие дополнительные схемы . Набор кристаллов позволяет использовать преимущества тесной связи процессора с кэш-памятью . Конструкция RT620 допускает потерю одного такта в случае промаха в кэш-памяти первого уровня . Для доступа к кэш-памяти второго уро вня в RT620 отведена специальная ступень конвейера . Если происходит промах в кэш-памяти первого уровня , а в кэш-памяти второго уровня имеет место попадание , то центральный процессор не останавливается . Команды загрузки и записи одновременно генерируют два обращения : одно к кэш-памяти команд первого уровня емкостью 8 Кбайт и другое к кэш-памяти второго уровня . Если адрес команды найден в кэш-памяти первого уровня , то обращение к кэш-памяти второго уровня отменяется и команда становится доступной на стадии д екодирования конвейера . Если же во внутренней кэш-памяти произошел промах , а в кэш-памяти второго уровня обнаружено попадание , то команда станет доступной с потерей одного такта , который встроен в конвейер . Такая возможность позволяет конвейеру продолжать непрерывную работу до тех пор , пока имеют место попадания в кэш-память либо первого , либо второго уровня , которые составляют 90% и 98% соответственно для типовых прикладных задач рабочей станции . С целью достижения архитектурного баланса и упрощения обраб о тки исключительных ситуаций целочисленный конвейер и конвейер плавающей точки имеют по пять стадий выполнения операций . Такая конструкция позволяет RT620 обеспечить максимальную пропускную способность , не достижимую в противном случае . Рис . 6.4. Процессор RТ 620 MicroSPARC-II Эффективная с точки зрения стоимости конструкция не может по лагаться только на увеличение тактовой частоты . Экономические соображения заставляют принимать решения , основой которых является массовая технология . Системы microSPARC обеспечивают высокую производительность при умеренной тактовой частоте путем оптимизац и и среднего количества команд , выполняемых за один такт . Это ставит вопросы эффективного управления конвейером и иерархией памяти . Среднее время обращения к памяти должно сокращаться , либо должно возрастать среднее количество команд , выдаваемых для выполне н ия в каждом такте , увеличивая производительность на основе компромиссов в конструкции процессора . MicroSPARC-II (рисунок 6.5) является одним из сравнительно недавно появившихся процессоров семейства SPARC. Основное его назначение - однопроцессорные низкос тоимостные системы . Он представляет собой высокоинтегрированную микросхему , содержащую целочисленное устройство , устройство управления памятью , устройство плавающей точки , раздельную кэш-память команд и данных , контроллер управления микросхемами динамичес к ой памяти и контроллер шины SBus. Основными свойствами целочисленного устройства microSPARC-II являются : · пятиступенчатый конвейер команд ; · предварительная обработка команд переходов ; · поддержка потокового режима работы кэш-памяти команд и данных ; · регистровый файл емкостью 136 регистров (8 регистровых окон ); · интерфейс с устройством плавающей точки ; · предварительная выборка команд с очередью на четыре команды . Целочисленное устройство использует пятиступенчатый конвейер команд с одновременным запуском до двух команд . Устройство плавающей точки обеспечивает выполнение операций в соответствии со стандартом IEEE 754. Устройство управления памятью выполняет четыре основных функции . Во-первых , оно обеспечивает формирование и преобразование виртуал ьного адреса в физический . Эта функция реализуется с помощью ассоциативного буфера TLB. Кроме того , устройство управления памятью реализует механизмы защиты памяти . И , наконец , оно выполняет арбитраж обращений к памяти со стороны ввода /вывода , кэша данных, кэша команд и TLB. Процессор microSPARC II имеет 64-битовую шину данных для связи с памятью и поддерживает оперативную память емкостью до 256 Мбайт . В процессоре интегрирован контроллер шины SBus, обеспечивающий эффективную с точки зрения стоимости реали зацию ввода /вывода . UltraSPARC Основные критерии разработки Как известно , производительность любого процессора при выполнении заданной программы зависит от трех параметров : такта (или частоты ) синхронизации , среднего количества команд , выполняемых за оди н такт , и общего количества выполняемых в программе команд . Изменить ни один из указанных параметров независимо от других невозможно , поскольку соответствующие базовые технологии взаимосвязаны : частота синхронизации определяется достигнутым уровнем технол о гии интегральных схем и функциональной организацией процессора , среднее количество тактов на команду зависит от функциональной организации и архитектуры системы команд , а количество выполняемых в программе команд определяется архитектурой системы команд и технологией компиляторов . Из сказанного ясно , что создание нового высокопроизводительного процессора требует решения сложных вопросов во всех трех направлениях разработки . При этом эффективная с точки зрения стоимости конструкция не может полагаться тольк о на увеличение тактовой частоты . Экономические соображения заставляют разработчиков принимать решения , основой которых является массовая технология . Системы UltraSPARC-1 обеспечивают высокую производительность при достаточно умеренной тактовой частоте (д о 200 МГц ) путем оптимизации среднего количества команд , выполняемых за один такт . Однако при таком подходе естественно встают вопросы эффективного управления конвейером команд и иерархией памяти системы . Для увеличения производительности необходимо по воз м ожности уменьшить среднее время доступа к памяти и увеличить среднее количество команд , выдаваемых для выполнения в каждом такте , не превышая при этом разумного уровня сложности процессора . При разработке суперскалярного процессора практически сразу необх одимо "расшить " целый ряд узких мест , ограничивающих выдачу для выполнения нескольких команд в каждом такте . Такими узкими местами являются наличие в программном коде зависимостей по управлению и данным , аппаратные ограничения на количество портов в регис т ровых файлах процессора и устройствах , реализующих иерархию памяти , а также количество целочисленных конвейеров и конвейеров выполнения операций с плавающей точкой . При создании своего нового процессора UltraSPARC-1 компания Sun решила добиться увеличения производительности процессора в тех направлениях , где это не противоречило экономическим соображениям . Чтобы сократить число потенциальных проблем , было принято несколько конструкторских решений , которые определили основные характеристики UltraSPARC-1: · Реализация на кристалле раздельной кэш-памяти команд и данных · Организация широкой выборки команд (128 бит ) · Создание эффективных средств динамического прогнозирования направления переходов · Реализация девятиступенчатого конвейера , обеспечивающего в ыдачу для выполнения до четырех команд в каждом такте · Оптимизация конвейерных операций обращения к памяти · Реализация команд обмена данными между памятью и регистрами плавающей точки , позволяющая не приостанавливать диспетчеризацию команд обработки · Реализация на кристалле устройства управления памятью (MMU) · Расширение набора команд для поддержки графики и обработки изображений · Реализация новой архитектуры шины UPA UltraSPARC-I Процессор UltraSPARC-1 представляет собой высокопроизводительный, высокоинтегрированной суперскалярный процессор , реализующий 64-битовую архитектуру SPARC-V9. В его состав входят : устройство предварительной выборки и диспетчеризации команд , целочисленное исполнительное устройство , устройство плавающей точки с графическ и м устройством , устройство управления памятью , устройство загрузки /записи , устройство управления внешней кэш-памятью , устройство управления интерфейсом памяти и кэш-памяти команд и данных (рисунок 6.6). Рис . 6.6. Блок-схема процессора UltraSPARC-1 Устройство предварительной выборки и диспетчеризации команд Устройство предварительной вы борки и диспетчеризации команд процессора UltraSPARC-1 (PDU) обеспечивает выборку команд в буфер команд , окончательную их дешифрацию , группировку и распределение для параллельного выполнения в конвейерных функциональных устройствах процессора . Буфер коман д емкостью в 12 команд позволяет согласовать скорость работы памяти со скоростью обработки исполнительных устройств процессора . Команды могут быть предварительно выбраны из любого уровня иерархии памяти , например , из кэш-памяти команд (I-кэша ), внешней кэш- памяти (Е-кэша ) или из основной памяти системы . В процессоре реализована схема динамического прогнозирования направления ветвлений программы , основанная на двухбитовой истории переходов и обеспечивающая ускоренную обработку команд условного перехода . Для реализации этой схемы с каждыми двумя командами в I-кэше , связано специальное поле , хранящее двухбитовое значение прогноза . Таким образом , UltraSPARC-1 позволяет хранить информацию о направлении 2048 переходов , что превышает потребности большинства прикла д ных программ . Поскольку направление перехода может меняться каждый раз , когда обрабатывается соответствующая команда , состояние двух бит прогноза должно каждый раз модифицироваться для отражения реального исхода перехода . Эта схема особенно эффективна при обработке циклов . Кроме того , в процессоре UltraSPARC-1 с каждыми четырьмя командами в I-кэше связано специальное поле , указывающее на следующую строку кэш-памяти , которая должна выбираться вслед за данной . Использование этого поля позволяет осуществлять выборку командных строк в соответствии с выполняемыми переходами , что обеспечивает для программ с большим числом ветвлений практически ту же самую пропускную способность команд , что и на линейном участке программы . Способность быстро выбрать команды по пр о гнозируемому целевому адресу команды перехода является очень важной для оптимизации производительности суперскалярного процессора и позволяет UltraSPARC-1 эффективно выполнять "по предположению " (speculative) достаточно хитроумные последовательности услов н ых переходов . Используемые в UltraSPARC-1 механизмы динамического прогнозирования направления и свертки переходов сравнительно просты в реализации и обеспечивают высокую производительность . По результатам контрольных испытаний UltraSPARC-1 88% переходов п о условиям целочисленных операций и 94% переходов по условиям операций с плавающей точкой предсказываются успешно . Кэш-память команд Кэш-память команд (I-кэш ) представляет собой двухканальную множественно-ассоциативную кэш-память емкостью 16 Кбайт . Она о рганизована в виде 512 строк , содержащих по 32 байта данных . С каждой строкой связан соответствующий адресный тег . Команды , поступающие для записи в I-кэш проходят предварительное декодирование и записываются в кэш-память вместе с соответствующими признак а ми , облегчающими их последующую обработку . Окончательное декодирование команд происходит перед их записью в буфер команд . Организация конвейера В процессоре UltraSPARC-1 реализован девятиступенчатый конвейер . Это означает , что задержка (время от начала д о конца выполнения ) большинства команд составляет девять тактов . Однако в любой данный момент времени в процессе обработки могут одновременно находиться до девяти команд , обеспечивая во многих случаях завершение выполнения команд в каждом такте . В действи т ельности эта скорость может быть ниже в связи с природой самих команд , промахами кэш-памяти или другими конфликтами по ресурсам . Первая ступень конвейера - выборка из кэш-памяти команд . На второй ступени команды декодируются и помещаются в буфер команд . Т р етья ступень , осуществляет группировку и распределение команд по функциональным исполнительным устройствам . В каждом такте на выполнение в исполнительные устройства процессора могут выдаваться по 4 команды (не более двух целочисленных команд или команд пл а вающей точки /графических команд , одной команды загрузки /записи и одной команды перехода ). На следующей ступени происходит выполнение целочисленных команд или вычисляется виртуальный адрес для обращения к памяти , а также осуществляются окончательное декоди р ование команд плавающей точки (ПТ ) и обращение к регистрам ПТ . На пятой ступени происходит обращение к кэш-памяти данных . Определяются попадания и промахи кэш-памяти и разрешаются переходы . При обнаружении промаха кэш-памяти , соответствующая команда загру з ки поступает в буфер загрузки . С этого момента целочисленный конвейер ожидает завершения работы конвейеров плавающей точки /графики , которые начинают выполнение соответствующих команд . Затем производится анализ возникновения исключительных ситуаций . На пос л едней ступени все результаты записываются в регистровые файлы и команды изымаются из обработки . Целочисленное исполнительное устройство Главной задачей при разработке целочисленного исполнительного устройства (IEU) является обеспечение максимальной произ водительности при поддержке полной программной совместимости с существующим системным и прикладным ПО . Целочисленное исполнительное устройство UltraSPARC-1 объединяет в себе несколько важных особенностей : · 2 АЛУ для выполнения арифметических и логических операций , а также операций сдвига ; · Многотактные целочисленные устройства умножения и деления ; · Регистровый файл с восемью окнами и четырьмя наборами глобальных регистров ; · Реализация цепей ускоренной пересылки результатов ; · Реализация устройства завершения команд , которое обеспечивает минимальное количество цепей обхода (ускоренной пересылки данных ) при построении девятиступенчатого конвейера ; · Устройство загрузки /записи (LSU). LSU отвечает за формирование виртуального адреса для всех команд за грузки и записи (включая атомарные операции ), за доступ к кэш-памяти данных , а также за буферизацию команд загрузки в случае промаха D-кэша (в буфере загрузки ) и буферизацию команд записи (в буфере записи ). В каждом такте может выдаваться для выполнения о д на команда загрузки и одна команда записи . Устройство плавающей точки (FPU) Конвейерное устройство плавающей точки процессора UltraSPARC построено в соответствии со спецификациями архитектуры SPARC-V9 и стандарта IEEE 754. Оно состоит из пяти отдельных ф ункциональных устройств и обеспечивает выполнение операций с плавающей точкой и графических операций . Реализация раздельных исполнительных устройств позволяет UltraSPARC-1 выдавать и выполнять две операции ПТ в каждом такте . Операнды-источники и результат ы операций хранятся в регистровом файле емкостью 32 регистра . Большинство команд полностью конвейеризованы (имеют пропускную способность 1 такт ), задержку в 3 такта и не зависят от точности операндов (имеют одну и ту же задержку для одинарной и двойной точ н ости ). Команды деления и вычисления квадратного корня не конвейеризованы и выполняются 12/22 такта (одинарная /двойная точность ), но не останавливают процессор . Другие команды , следующие за командами деления /вычисления квадратного корня , могут выдаваться , в ыполняться и изыматься из обработки для фиксации результата в регистровом файле до завершения команд деления /вычисления квадратного корня . Процессор поддерживает модель точных прерываний посредством синхронизации конвейера плавающей точки с целочисленным к онвейером , а также с помощью средств прогнозирования исключительных ситуаций для операций с большим временем выполнения . FPU может работать с нормализованными и ненормализованными числами с одинарной (32 бит ) и двойной точностью (64 бит ), а также поддержи в ает операции над числами с учетверенной точностью (128 бит ). FPU тесно взаимодействует с целочисленным конвейером и способно без каких-либо дополнительных задержек выполнять чтение операнда с ПТ из памяти и следующую за ней операцию ПТ . IEU и FPU имеют вы деленный интерфейс управления , который обеспечивает диспетчеризацию операций , выбранных PDU в FPU. Устройство предварительной выборки и диспетчеризации команд выполняет распределение находящихся в очереди команд в FPU. IEU управляет частью операций , связа н ных с D-кэшем , а FPU выполняет собственно операции обработки данных . При выполнении команд ПТ целочисленное устройство и FPU совместно определяют наличие зависимостей по данным . Существующий между ними интерфейс включает также взаимную синхронизацию при п о явлении исключительных ситуаций FPU. Для снижения взаимного влияния и увеличения общей производительности в FPU обеспечивается дополнительная буферизация команд ПТ , реализованная с помощью очереди на три команды . Графическое устройство (GRU) В процессоре UltraSPARC-1 реализован исчерпывающий набор графических команд , которые обеспечивают аппаратную поддержку высокоскоростной обработки двухмерных и трехмерных изображений , обработку видеоданных и т.д . GRU выполняет операции сложения , сравнения и логические операции над 16-битовыми и 32-битовыми целыми числами , а также операции умножения над 8-битовыми и 16-битовыми целыми . В GRU поддерживаются однотактные операции определения расстояния между пикселами , операции выравнивания данных , операции упаковки и слия н ия . Устройство управления памятью (MMU) Высокая суперскалярная производительность процессора поддерживается высокой скоростью поступления для обработки команд и данных . Обычно эта задача ложится на иерархию памяти системы . Устройство управления памятью п роцессора UltraSPARC-1 выполняет все операции обращения к памяти , реализуя необходимые средства поддержки виртуальной памяти . Виртуальное адресное пространство задачи определяется 64-битовым виртуальным адресом , однако процессор UltraSPARC-1 поддерживает т олько 44-битовое виртуальное адресное пространство . Соответствующее преобразование является функцией операционной системы . В свою очередь MMU обеспечивает отображение 44-битового виртуального адреса в 41-битовый физический адрес памяти . Это преобразование выполняется с помощью полностью ассоциативных 64-строчных буферов : iTLB - для команд и dTLB - для данных . Каждый из этих буферов по существу представляет собой полностью ассоциативную кэш-память дескрипторов страниц . В каждой строке TLB хранится информац и я о виртуальном адресе страницы , соответствующем физическом адресе страницы , а также о допустимом режиме доступа к странице и ее использовании . Процесс преобразования виртуального адреса в физический заканчивается сразу , если при поиске в кэш-памяти TLB п р оисходит попадание (соответствующая строка находится в TLB). В противном случае замещение строки TLB осуществляется специальным аппаратно-программным механизмом . MMU поддерживает четыре размера страниц : 8K, 64K, 512K и 4Мбайт . Как уже было отмечено , MMU р еализует также механизмы защиты и контроля доступа к памяти . В результате выполняющийся процесс не может иметь доступ к адресному пространству других процессов , и кроме того , гарантируется заданный режим доступа процесса к определенным областям памяти (на базе информации о допустимом режиме доступа к страницам памяти ). Например , процесс не может модифицировать страницы памяти , доступ к которым разрешен только по чтению , или которые зарезервированы для размещения системных программ и т.д . Наконец , MMU выпол няет функции определения порядка (приоритет ) обращений к памяти со стороны ввода /вывода , D-кэша , I-кэша и схем преобразования виртуального адреса в физический . Управление интерфейсом памяти (MIU) В процессоре UltraSPARC-1 применяется специальная подсисте ма ввода /вывода (MIU), которая обеспечивает управление всеми операциями ввода и вывода , которые осуществляются между локальными ресурсами : процессором , основной памятью , схемами управления и всеми внешними ресурсами системы . В частности , все системные тра н закции , связанные с обработкой промахов кэш-памяти , прерываниями , наблюдением за когерентным состоянием кэш-памяти , операциями обратной записи и т.д ., обрабатываются MIU. MIU взаимодействует с системой на частоте меньшей , чем частота UltraSPARC-1 в соотно ш ении 1/2, или 1/3. Кэш-память данных (D-кэш ) В процессоре UltraSPARC-1 используется кэш-память данных с прямым отображением емкостью 16 Кбайт , реализующая алгоритм сквозной записи . D-кэш организован в виде 512 строк , в каждой строке размещаются два 16-ба йтных подблока данных . С каждой строкой связан соответствующий адресный тег . D-кэш индексируется с помощью виртуального адреса , при этом теги также хранят соответствующую часть виртуального адреса . При возникновении промаха при обращении к кэшируемой ячей к е памяти происходит загрузка 16-байтного подблока из основной памяти . Поиск слова в D-кэше осуществляется с помощью виртуального адреса . Младшие разряды этого адреса обеспечивают доступ к строке кэш-памяти , содержащей требуемое слово (прямое отображение ). Старшие разряды виртуального адреса сравниваются затем с битами соответствующего тега для определения попадания или промаха . Подобная схема гарантирует быстрое обнаружение промаха и обеспечивает преобразование виртуального адреса в физический только при н аличии промаха . Управление внешней кэш-памятью (E-кэшем ) Одной из важнейших проблем построения системы является согласование производительности процессора со скоростью основной памяти . Основными методами решения этой проблемы (помимо различных способов о рганизации основной памяти и системы межсоединений ) являются увеличение размеров и многоуровневая организация кэш-памяти . Устройство управления внешней кэш-памятью (ECU) процессора UltraSPARC-1 позволяет эффективно обрабатывать промахи кэш-памяти данных ( D -кэша ) и команд (Е-кэша ). Все обращения к внешней кэш-памяти (E-кэшу ) конвейеризованы , выполняются за 3 такта и осуществляют пересылку 16 байт команд или данных в каждом такте . Такая организация дает возможность эффективно планировать конвейерное выполнен и е программного кода , содержащего большой объем обрабатываемых данных , и минимизировать потери производительности , связанные с обработкой промахов в D-кэше . ECU позволяет наращивать объем внешней кэш-памяти от 512 Кбайт до 4 Мбайт . ECU обеспечивает совмеще нную во времени обработку промахов обращений по чтению данных из Е-кэша с операциями записи . Например , во время обработки промаха по загрузке ECU разрешает поступление запросов по записи данных в E-кэш . Кроме того , ECU поддерживает операции наблюдения (sn o ops), связанные с обеспечением когерентного состояния памяти системы . Типовой процессорный модуль UltraSPARC-1 Типовой процессорный модуль (рисунок 6.7). UltraSPARC-1 состоит из собственно процессора UltraSPARC-1, микросхем синхронной статической памяти (SRAM), используемых для построения памяти тегов и данных внешнего кэша и двух кристаллов буферов системных данных (UDB). UDB изолируют внешний кэш процессора от остальной части системы и обеспечивают буферизацию данных для приходящих и исходящих системн ы х транзакций , а также формирование , проверку контрольных разрядов и автоматическую коррекцию данных (с помощью ECC-кодов ). Таким образом , UDB позволяет интерфейсу работать на тактовой частоте процессора (за счет снижения емкостной нагрузки ). Рис .6.7. Типовой процессорный модуль Буфер данных обеспечивает также совмещение во времени сист емных транзакций с локальными транзакциями E-кэша . В состав процессора UltraSPARC-1 включена логика управления буферными кристаллами , которая обеспечивает быструю пересылку данных между процессором или внешним кэшем и системой . Для поддержки системных тра н закций используется отдельная адресная шина и отдельный набор управляющих сигналов . Архитектура системной шины UPA Высокая производительность процессора UltraSPARC-1 потребовала создания гибкой масштабируемой архитектуры межсоединений , позволяющей достат очно просто строить системы для широкого круга приложений от небольших настольных систем индивидуального пользования до больших многопроцессорных серверов масштаба предприятия . Новая архитектура UPA (Ultra Port Architecture) определяет возможности построе н ия целого семейства тесно связанных многопроцессорных систем с общей памятью . UPA представляет собой спецификацию , описывающую логические и физические интерфейсы порта системной шины и требования , накладываемые на организацию межсоединений . К этим портам подключаются все устройства системы . Спецификация UPA включает также описание поведения системного контроллера и интерфейс ввода /вывода системы межсоединений . UPA может поддерживать большое количество (рисунок 6.8) системных портов (32, 64, 128 и т.д .) и включает четыре типа интерфейса . Интерфейс главного устройства выдает в систему межсоединений транзакции чтения /записи по физическому адресу , используя распределенный протокол арбитража для управления адресной шиной . Главное устройство UPA (например , проц е ссорный модуль UltraSPARC-1) может включать физически адресуемую когерентную кэш-память , на размер которой в общем случае не накладывается никаких ограничений . Интерфейс подчиненного устройства получает транзакции чтения /записи от главных устройств UPA, п о ддерживая строгое упорядочивание транзакций одного и того же класса главных устройств , а также транзакций , направляемых по одному и тому же адресу устройства . Порт UPA может быть только подчиненным , например , для подключения графического буфера кадров . Дв у мя другими дополнительными интерфейсами порта UPA являются источник прерывания и обработчик прерываний . Источники прерывания UPA генерируют пакеты прерывания , направляемые к обработчикам прерываний UPA. Рис . 6.8. Масштабируемая архитекутра UPA В отличие от традиционных мультипроцессорных систем , которые поддерживают когерентное состоя ние кэш-памяти и разделяют глобально наблюдаемую адресную шину , архитектура межсоединений UPA основана на пакетной коммутации сообщений по принципу точка-точка . Поддержка когерентного состояния кэш-памяти системы для настольных рабочих станций , включающих от 1 до 4 процессоров , осуществляется централизованным системным контроллером , а для больших серверов - распределенным системным контроллером . UPA может поддерживать дублирование наборов тегов всех кэшей системы и позволяет для каждой когерентной транзакц и и выполнять параллельно просмотр дублированных тегов и обращение к основной памяти . Отход от традиционных методов построения мультипроцессорных систем , основанных на наблюдаемой шине или на справочнике , позволяет существенно минимизировать задержки доступ а к данным благодаря сокращению потерь на обработку промахов кэш-памяти . В итоге архитектура межсоединений UPA позволяет полностью использовать высокую пропускную способность процессора UltraSPARC-1. Максимальная скорость передачи данных составляет 1.3 Гб а йт /с при работе UPA на тактовой частоте 83 МГц . Разработчики архитектуры UPA многое сделали с целью минимизации задержек доступа к данным . Например , UPA поддерживает раздельные шины адреса и данных . Именно эти широкие шины (адресная шина имеет ширину 64 б ит (в соответствии со спецификацией 64-битовой архитектуры V9), а шина данных - 144 бит (128 бит данных и 16 бит для контроля ошибок )) обеспечивают пиковую пропускную способность системы . Наличие отдельных шин позволяет устранить задержки , возникающие при переключении разделяемой шины между данными и адресом , а также возможные конфликты доступа к общей шине . UPA не только поддерживает отдельные шины адреса и данных , но позволяет также иметь несколько шин с организацией соединений точка-точка . Обычно в боль шинстве систем имеются несколько интерфейсов для обеспечения работы подсистемы ввода /вывода , графической подсистемы и процессора . В мультипроцессорных системах требуются также дополнительные интерфейсы для организации связи между несколькими ЦП . Вместо од н ого набора шин данных и адреса для всех этих интерфейсов UPA допускает создание неограниченного количества шин . Подобная организация имеет ряд достоинств . Наличие нескольких наборов шин позволяет минимизировать количество циклов арбитража и уменьшает веро ятность конфликтов . Системный контроллер несет ответственность за работу и взаимодействие различных шин и может параллельно обрабатывать запросы нескольких шин . Он позволяет также уменьшить задержки , связанные с захватом шины . По существу , наличие несколь к их шин адреса и данных означает меньшее число потенциальных главных устройств на каждом наборе шин . Для обеспечения наименьшей возможной задержки захвата шины используется распределенный конвейеризованный протокол арбитража . Каждый порт UPA имеет собствен н ые схемы арбитража , при этом каждый порт в системе видит запросы шины всех других портов . Такая схема также позволяет уменьшить задержку доступа и обеспечивает увеличение общей производительности системы . Архитектура UPA легко адаптируется для работы почт и с любой конфигурацией системы (от однопроцессорной до массивно-параллельной ). Разработчиками были предприняты специальные усилия с целью ее оптимизации для систем , содержащих от 1 до 4 процессоров . В результате до четырех тесно связанных процессоров и с и стемный контроллер могут разделять доступ к одной и той же системной адресной шине . Однако на базе богатого набора транзакций и протокола когерентности , которые поддерживаются устройством интерфейса памяти процессора UltraSPARC-1 могут быть построены муль т ипроцессорные системы с большим количеством процессоров . В архитектуре UPA применяется протокол когерентности , построенный на основе операций записи с аннулированием соответствующих копий блока в кэш-памяти других процессоров системы и использующий для на б людения дублированные теги . Процессор UltraSPARC поддерживает переходы состояний блоков кэш-памяти , соответствующие протоколам MOESI, MOSI и MSI. Следует отметить , что в основу архитектуры UPA положены настолько гибкие принципы , что она позволяет иметь в системе не только несколько шин (мультиплексированных или раздельных ), но и в широких пределах варьировать разрядность шины данных для удовлетворения различных требований к отношению стоимость /производительность . При этом в различных частях системы в зави с имости от конкретных требований может использоваться разная скорость передачи данных . Например , разрядность шины данных системы ввода /вывода вполне может быть ограничена 64 битами , но для согласования с интерфейсом процессора более предпочтительна разрядн о сть в 128 бит . С другой стороны , разрядность шины данных оперативной памяти системы может быть еще более увеличена для обеспечения высокой пропускной способности при использовании более медленных , но более дешевых микросхем памяти (в младших моделях компь ю теров на базе микропроцессора UltraSPARC-1 используется 256-битовая шина данных памяти , а в старших моделях - 512-битовая ). Набор графических команд UltraSPARC является первым универсальным процессором с 64-битовой архитектурой , обеспечивающий высокую пр опускную способность , необходимую для реализации высокоскоростной графики и обработки видеоизображений в реальном масштабе времени . Расширенный набор команд UltraSPARC позволяет быстро (за один такт ) выполнять достаточно сложные графические операции , для р еализации которых обычно затрачивается несколько десятков тактов . При этом только три процента реальной площади кристалла было потрачено для реализации графических команд . Высокая производительность UltraSPARC и его способность выполнять декомпрессию и об р аботку видеоданных в реальном времени позволяют в ряде случае при построении системы обойтись без специальных дорогостоящих видеопроцессоров . Высокоскоростная обработка графики и видеоизображений базируется на суперскалярной архитектуре процессора UltraSP ARC. При этом для адресации данных (вычисления адресов команд загрузки и записи ) широко используются целочисленные регистры , а для манипуляций с данными - регистры плавающей точки . Такое функциональное разделение регистров существенно увеличивает пропускн у ю способность процессора , обеспечивая приложению максимальное количество доступных регистров и параллельное выполнение команд . Специальный набор видеокоманд UltraSPARC (VIS - Video Instruction Set) предоставляет широкие возможности обработки графических д анных : команды упаковки и распаковки пикселей , команды параллельного сложения , умножения и сравнения данных , представленных в нескольких целочисленных форматах , команды выравнивания и слияния , обработки контуров изображений и адресации массивов . Эти графи ч еские команды оптимизированы для работы с малоразрядной целочисленной арифметикой , при использовании которой обычно возникают значительные накладные расходы из-за необходимости частого преобразования целочисленного формата в формат ПТ и обратно . Возможнос т ь увеличения разрядности промежуточных результатов обеспечивает дополнительную точность , необходимую для высококачественных графических изображений . Все операнды графических команд находятся в регистрах ПТ , что обеспечивает максимальное количество регистр о в для хранения промежуточных результатов вычислений и параллельное выполнение команд . UltraSPARC поддерживает различные алгоритмы компрессии , используемые для разнообразных видеоприложений и обработки неподвижных изображений , включая H.261, MPEG-1, MPEG-2 и JPEG. Более того , он может обеспечивать скорости кодирования и декодирования , необходимые для организации видеоконференций в реальном времени . Первые системы на базе нового процессора В настоящее время Sun выпускает два типа настольных рабочих станций и серверов , оснащенных процессорами UltraSPARC: Ultra 1 и Ultra 2 (рисунок 6.9). В моделях Ultra 1 используются процессоры с тактовой частотой 143 и 167 МГц . При этом они комплектуются как стандартными видеоадаптерами TurboGX и TurboGXplus (модели 140 и 1 70), так и новыми мощными видеоподсистемами Creator и Creator3D (модель 170Е ), позволяют наращивать объем оперативной памяти до 512 Мбайт , внутренних дисков до 4.2 Гбайт и устанавливать накопители на магнитной ленте , флоппи-дисководы и считывающие устройс т ва с компакт-дисков . Эти системы обеспечивают уровень производительности в 252 SPECint92 и 351 SPECfp92 при тактовой частоте 167 МГц . Модели 170Е оснащаются контроллерами Fast&Wide SCSI-2 и 100Base-T Ethernet. Модели Ultra 2 - это однопроцессорные и двухп роцессорные системы на базе 200 МГц процессора UltraSPARC (332 SPECint92 и 505 SPECfp92), имеющие максимальный объем оперативной памяти 1 Гбайт . Появление следующих моделей , построенных на процессорах UltraSPARC II (420 SPECint92 и 660 SPECfp92), ожидаетс я в середине 1996 года . Таким образом , выпуск 64-битового процессора UltraSPARC и первых компьютеров на его основе ознаменовал собой новый этап в развитии Sun Microsystems. Компания планирует постепенно перевести на эти процессоры все свои изделия , включая рабочие станции и серверы начального уровня . Конечно для широкого внедрения новой концепции обработки данных , получившей название UltraComputing, понадобится некоторое время , но уже сейчас очевидно , что ориентация Sun на обеспечение высокой сбалансирован н ой производительности для широкого класса прикладных систем , высокой пропускной способности передачи данных для сетевых приложений и построение эффективных средств визуализации и обработки видеоданных в реальном времени позволяет ей сохранять лидирующие п о зиции на современном рынке компьютеров для научно-технических и бизнес-приложений . Рис . 6.9. Архитектура компьютеров Ultra 1 и Ultra 2 Процессоры PA-RISC компании Hewlett-Packard Основой разработки современных изделий Hewlett-Packard является архитектура PA-RISC. Она была разработана компанией в 1986 году и с тех пор прошла несколько стадий своего развития благодаря успехам интегральной технологии от многокристального до однокристального исполнения . В сентябре 1992 года компания Hewlett-Packard объявила о создании своего суперскалярного процессора PA-7100, который с тех пор стал основ о й построения семейства рабочих станций HP 9000 Series 700 и семейства бизнес-серверов HP 9000 Series 800. В настоящее время имеются 33-, 50- и 99 МГц реализации кристалла PA-7100. Кроме того выпущены модифицированные , улучшенные по многим параметрам крист а ллы PA-7100LC с тактовой частотой 64, 80 и 100 МГц , и PA-7150 с тактовой частотой 125 МГц , а также PA-7200 с тактовой частотой 90 и 100 МГц . Компания активно разрабатывает процессор следующего поколения HP 8000, которые будет работать с тактовой частотой 2 00 МГц и обеспечивать уровень 360 единиц SPECint92 и 550 единиц SPECfp92. Появление этого кристалла ожидается в 1996 году . Кроме того , Hewlett-Packard в сотрудничестве с Intel планируют создать новый процессор с очень длинным командным словом (VLIW-архите к тура ), который будет совместим как с семейством Intel x86, так и семейством PA-RISC. Выпуск этого процессора планируется на 1998 год . PA 7100 Особенностью архитектуры PA-RISC является внекристальная реализация кэша , что позволяет реализовать различные об ъемы кэш-памяти и оптимизировать конструкцию в зависимости от условий применения (рисунок 6.10). Хранение команд и данных осуществляется в раздельных кэшах , причем процессор соединяется с ними с помощью высокоскоростных 64-битовых шин . Кэш-память реализуе т ся на высокоскоростных кристаллах статической памяти (SRAM), синхронизация которых осуществляется непосредственно на тактовой частоте процессора . При тактовой частоте 100 МГц каждый кэш имеет полосу пропускания 800 Мбайт /с при выполнении операций считыван и я и 400 Мбайт /с при выполнении операций записи . Микропроцессор аппаратно поддерживает различный объем кэш-памяти : кэш команд может иметь объем от 4 Кбайт до 1 Мбайт , кэш данных - от 4 Кбайт до 2 Мбайт . Чтобы снизить коэффициент промахов применяется механи з м хеширования адреса . В обоих кэшах для повышения надежности применяются дополнительные контрольные разряды , причем ошибки кэша команд корректируются аппаратными средствами . Рис . 6.10. Блок-схема процессора PA 7100 Процессор подсоединяется к памяти и подсистеме ввода /вывода посредством синхронной шины . Процессор может работать с тремя разными отношениями внутренней и внешней тактовой частоты в зависимости от частоты внешней шины : 1:1, 3:2 и 2:1. Это позволяет использовать в системах разные по скорости микросхемы памяти . Конструктивно на кристалле PA-7100 размещены целочисленный процесс ор , процессор для обработки чисел с плавающей точкой , устройство управления кэшем , унифицированный буфер TLB, устройство управления , а также ряд интерфейсных схем . Целочисленный процессор включает АЛУ , устройство сдвига , сумматор команд перехода , схемы пр о верки кодов условий , схемы обхода , универсальный регистровый файл , регистры управления и регистры адресного конвейера . Устройство управления кэш-памятью содержит регистры , обеспечивающие перезагрузку кэш-памяти при возникновении промахов и контроль когере н тного состояния памяти . Это устройство содержит также адресные регистры сегментов , буфер преобразования адреса TLB и аппаратуру хеширования , управляющую перезагрузкой TLB. В состав процессора плавающей точки входят устройство умножения , арифметико-логичес к ое устройство , устройство деления и извлечения квадратного корня , регистровый файл и схемы "закоротки " результата . Интерфейсные устройства включают все необходимые схемы для связи с кэш-памятью команд и данных , а также с шиной данных . Обобщенный буфер TLB содержит 120 строк ассоциативной памяти фиксированного размера и 16 строк переменного размера . Устройство плавающей точки (рисунок 6.11) реализует арифметику с одинарной и двойной точностью в стандарте IEEE 754. Его устройство умножения используется также для выполнения операций целочисленного умножения . Устройства деления и вычисления квадратного корня работают с удвоенной частотой процессора . Арифметико-логическое устройство выполняет операции сложения , вычитания и преобразования форматов данных . Регист р овый файл состоит из 28 64-битовых регистров , каждый из которых может использоваться как два 32-битовых регистра для выполнения операций с плавающей точкой одинарной точности . Регистровый файл имеет пять портов чтения и три порта записи , которые обеспечив а ют одновременное выполнение операций умножения , сложения и загрузки /записи . Большинство улучшений производительности процессора связано с увеличением тактовой частоты до 100 МГц по сравнению с 66 МГц у его предшественника . Рис . 6.11. Управление командами плавающей точки Конвейер целочисленного устройства включает шесть ступеней : Чтени е из кэша команд (IR), Чтение операндов (OR), Выполнение /Чтение из кэша данных (DR), Завершение чтения кэша данных (DRC), Запись в регистры (RW) и Запись в кэш данных (DW). На ступени ID выполняется выборка команд . Реализация механизма выдачи двух команд т ребует небольшого буфера предварительной выборки , который обеспечивает предварительную выборку команд за два такта до начала работы ступени IR. Во время выполнения на ступени OR все исполнительные устройства декодируют поля операндов в команде и начинают в ычислять результат операции . На ступени DR целочисленное устройство завершает свою работу . Кроме того , кэш-память данных выполняет чтение , но данные не поступают до момента завершения работы ступени DRC. Результаты операций сложения (ADD) и умножения (MUL T IPLY) также становятся достоверными в конце ступени DRC. Запись в универсальные регистры и регистры плавающей точки производится на ступени RW. Запись в кэш данных командами записи (STORE) требует двух тактов . Наиболее раннее двухтактное окно команды STOR E возникает на ступенях RW и DW. Однако это окно может сдвигаться , поскольку записи в кэш данных происходят только когда появляется следующая команда записи . Операции деления и вычисления квадратного корня для чисел с плавающей точкой заканчиваются на мног о тактов позже ступени DW. Конвейер проектировался с целью максимального увеличения времени , необходимого для выполнения чтения внешних кристаллов SRAM кэш-памяти данных . Это позволяет максимизировать частоту процессора при заданной скорости SRAM. Все кома нды загрузки (LOAD) выполняются за один такт и требуют только одного такта полосы пропускания кэш-памяти данных . Поскольку кэши команд и данных размещены на разных шинах , в конвейере отсутствуют какие-либо потери , связанные с конфликтами по обращениям в к э ш данных и кэш команд . Процессор может в каждом такте выдавать на выполнение одну целочисленную команду и одну команду плавающей точки . Полоса пропускания кэша команд достаточна для поддержания непрерывной выдачи двух команд в каждом такте . Отсутствуют ка кие-либо ограничения по выравниванию или порядку следования пары команд , которые выполняются вместе . Кроме того , отсутствуют потери тактов , связанных с переключением с выполнения двух команд на выполнение одной команды . Специальное внимание было уделено т о му , чтобы выдача двух команд в одном такте не приводила к ограничению тактовой частоты . Чтобы добиться этого , в кэше команд был реализован специально предназначенный для этого заранее декодируемый бит , чтобы отделить команды целочисленного устройства от к о манд устройства плавающей точки . Этот бит предварительного декодирования команд минимизирует время , необходимое для правильного разделения команд . Потери , связанные с зависимостями по данным и управлению , в этом конвейере минимальны . Команды загрузки выпо лняются за один такт , за исключением случая , когда последующая команда пользуется регистром-приемником команды LOAD. Как правило компилятор позволяет обойти подобные потери одного такта . Для уменьшения потерь , связанных с командами условного перехода , в п р оцессоре используется алгоритм прогнозирования направления передачи управления . Для оптимизации производительности циклов передачи управления вперед по программе прогнозируются как невыполняемые переходы , а передачи управления назад по программе - как вып о лняемые переходы . Правильно спрогнозированные условные переходы выполняются за один такт . Количество тактов , необходимое для записи слова или двойного слова командой STORE уменьшено с трех до двух тактов . В более ранних реализациях архитектуры PA-RISC был необходим один дополнительный такт для чтения тега кэша , чтобы гарантировать попадание , а также для того , чтобы объединить старые данные строки кэш-памяти данных с записываемыми данными . PA 7100 использует отдельную шину адресного тега , чтобы совместить п о времени чтение тега с записью данных предыдущей команды STORE. Кроме того , наличие отдельных сигналов разрешения записи для каждого слова строки кэш-памяти устраняет необходимость объединения старых данных с новыми , поступающими при выполнении команд за п иси слова или двойного слова . Этот алгоритм требует , чтобы запись в микросхемы SRAM происходила только после того , когда будет определено , что данная запись сопровождается попаданием в кэш и не вызывает прерывания . Это требует дополнительной ступени конве й ера между чтением тега и записью данных . Такая конвейеризация не приводит к дополнительным потерям тактов , поскольку в процессоре реализованы специальные цепи обхода , позволяющие направить отложенные данные команды записи последующим командам загрузки или командам STORE, записывающим только часть слова . Для данного процессора потери конвейера для команд записи слова или двойного слова сведены к нулю , если непосредственно последующая команда не является командой загрузки или записи . В противном случае потер и равны одному такту . Потери на запись части слова могут составлять от нуля до двух тактов . Моделирование показывает , что подавляющее большинство команд записи в действительности работают с однословным или двухсловным форматом . Все операции с плавающей точ кой , за исключением команд деления и вычисления квадратного корня , полностью конвейеризованы и имеют двухтактную задержку выполнения как в режиме с одинарной , так и с двойной точностью . Процессор может выдавать на выполнение независимые команды с плавающе й точкой в каждом такте при отсутствии каких-либо потерь . Последовательные операции с зависимостями по регистрам приводят к потере одного такта . Команды деления и вычисления квадратного корня выполняются за 8 тактов при одиночной и за 15 тактов при двойной точности . Выполнение команд не останавливается из-за команд деления /вычисления квадратного корня до тех пор , пока не потребуется регистр результата или не будет выдаваться следующая команда деления /вычисления квадратного корня . Процессор может выполнять п араллельно одну целочисленную команду и одну команду с плавающей точкой . При этом "целочисленными командами " считаются и команды загрузки и записи регистров плавающей точки , а "команды плавающей точки " включают команды FMPYADD и FMPYSUB. Эти последние ком а нды объединяют операцию умножения с операциями сложения или вычитания соответственно , которые выполняются параллельно . Пиковая производительность составляет 200 MFLOPS для последовательности команд FMPYADD, в которых смежные команды независимы по регистра м . Потери для операций плавающей точки , использующих предварительную загрузку операнда командой LOAD, составляют один такт , если команды загрузки и плавающей арифметики являются смежными , и два такта , если они выдаются для выполнения одновременно . Для кома нды записи , использующей результат операции с плавающей точкой , потери отсутствуют , даже если они выполняются параллельно . Потери , возникающие при промахах в кэше данных , минимизируются посредством применения четырех разных методов : "попадание при промахе " для команд LOAD и STORE, потоковый режим работы с кэшем данных , специальная кодировка команд записи , позволяющая избежать копирования строки , в которой произошел промах , и семафорные операции в кэш-памяти . Первое свойство позволяет во время обработки пр о маха в кэше данных выполнять любые типы других команд . Для промахов , возникающих при выполнении команды LOAD, обработка последующих команд может продолжаться до тех пор , пока регистр результата команды LOAD не потребуется в качестве регистра операнда для д ругой команды . Компилятор может использовать это свойство для предварительной выборки в кэш необходимых данных задолго до того момента , когда они действительно потребуются . Для промахов , возникающих при выполнении команды STORE, обработка последующих кома н д загрузки или операций записи в части одного слова продолжается до тех пор , пока не возникает обращений к строке , в которой произошел промах . Компилятор может использовать это свойство для выполнения команд на фоне записи результатов предыдущих вычислени й . Во время задержки , связанной с обработкой промаха , другие команды LOAD и STORE, для которых происходит попадание в кэш данных , могут выполняться как и другие команды целочисленной арифметики и плавающей точки . В течение всего времени обработки промаха к о манды STORE, другие команды записи в ту же строку кэш-памяти могут происходить без дополнительных потерь времени . Для каждого слова в строке кэш-памяти процессор имеет специальный индикационный бит , предотвращающий копирование из памяти тех слов строки , к о торые были записаны командами STORE. Эта возможность применяется к целочисленным и плавающим операциям LOAD и STORE. Выполнение команд останавливается , когда регистр-приемник команды LOAD, выполняющейся с промахом , требуется в качестве операнда другой ком анды . Свойство "потоковости " позволяет продолжить выполнение как только нужное слово или двойное слово возвращается из памяти . Таким образом , выполнение команд может продолжаться как во время задержки , связанной с обработкой промаха , так и во время заполн е ния соответствующей строки при промахе . При выполнении блочного копирования данных в ряде случаев компилятор заранее знает , что запись должна осуществляться в полную строку кэш-памяти . Для оптимизации обработки таких ситуаций архитектура PA-RISC 1.1 опред еляет специальную кодировку команд записи ("блочное копирование "), которая показывает , что аппаратуре не нужно осуществлять выборку из памяти строки , при обращении к которой может произойти промах кэш-памяти . В этом случае время обращения к кэшу данных ск л адывается из времени , которое требуется для копирования в память старой строки кэш-памяти по тому же адресу в кэше (если он "грязный ") и времени , необходимого для записи нового тега кэша . В процессоре PA 7100 такая возможность реализована как для привилег и рованных , так и для непривилегированных команд . Последнее улучшение управления кэшем данных связано с реализацией семафорных операций "загрузки с обнулением " непосредственно в кэш-памяти . Если семафорная операция выполняется в кэше , то потери времени при ее выполнении не превышают потерь обычных операций записи . Это не только сокращает конвейерные потери , но и снижает трафик шины памяти . В архитектуре PA-RISC 1.1 предусмотрен также другой тип специального кодирования команд , который устраняет требование с и нхронизации семафорных операций с устройствами ввода /вывода . Управление кэш-памятью команд позволяет при промахе продолжить выполнение команд сразу же после поступления отсутствующей в кэше команды из памяти . 64-битовая магистраль данных , используемая для заполнения блоков кэша команд , соответствует максимальной полосе пропускания внешней шины памяти 400 Мбайт /с при тактовой частоте 100 МГц . В процессоре предусмотрен также ряд мер по минимизации потерь , связанных с преобразованиями виртуальных адресов в ф изические . Конструкция процессора обеспечивает реализацию двух способов построения многопроцессорных систем . При первом способе каждый процессор подсоединяется к интерфейсному кристаллу , который наблюдает за всеми транзакциями на шине основной памяти . В т акой системе все функции по поддержанию когерентного состояния кэш-памяти возложены на интерфейсный кристалл , который посылает процессору соответствующие транзакции . Кэш данных построен на принципах отложенного обратного копирования и для каждого блока кэ ш -памяти поддерживаются биты состояния "частный " (private), "грязный " (dirty) и "достоверный " (valid), значения которых меняются в соответствии с транзакциями , которые выдает или принимает процессор . Второй способ организации многопроцессорной системы позв оляет объединить два процессора и контроллер памяти и ввода-вывода на одной и той же локальной шине памяти . В такой конфигурации не требуется дополнительных интерфейсных кристаллов и она совместима с существующей системой памяти . Когерентность кэш-памяти о беспечивается наблюдением за локальной шиной памяти . Пересылки строк между кэшами выполняются без участия контроллера памяти и ввода-вывода . Такая конфигурация обеспечивает возможность построения очень дешевых высокопроизводительных многопроцессорных сист е м . Процессор поддерживает ряд операций , необходимых для улучшения графической производительности рабочих станций серии 700: блочные пересылки , Z-буфери-зацию , интерполяцию цветов и команды пересылки данных с плавающей точкой для обмена с пространством вво да /вывода . Процессор построен на базе технологического процесса КМОП с проектными нормами 0.8 микрон , что обеспечивает тактовую частоту 100 МГц . PA 7200 Процессор PA 7200 имеет ряд архитектурных усовершенствований по сравнению с PA 7100, главными из кот орых являются добавление второго целочисленного конвейера , построение внутрикристального вспомогательного кэша данных и реализация нового 64-битового интерфейса с шиной памяти . Процессор PA 7200, как и его предшественник , обеспечивает суперскалярный режим работы с одновременной выдачей до двух команд в одном такте . Все команды процессора можно разделить на три группы : целочисленные операции , операции загрузки /записи и операции с плавающей точкой . PA 7200 осуществляет одновременную выдачу двух команд , прин а длежащим разным группам , или двух целочисленных команд (благодаря наличию второго целочисленного конвейера с АЛУ и дополнительных портов чтения и записи в регистровом файле ). Команды перехода выполняются в целочисленном конвейере , причем эти переходы могу т составлять пару для одновременной выдачи на выполнение только с предшествующей командой . Повышение тактовой частоты процессора требует упрощения декодирования команд на этапе выдачи . С этой целью предварительная дешифрация потока команд осуществляется ещ е на этапе загрузки кэш-памяти . Для каждого двойного слова кэш-память команд включает 6 дополнительных бит , которые содержат информацию о наличии зависимостей по данным и конфликтов ресурсов , что существенно упрощает выдачу команд в суперскалярном режиме. В процессоре PA 7200 реализован эффективный алгоритм предварительной выборки команд , хорошо работающий и на линейных участках программ . Как и в PA 7100 в процессоре реализован интерфейс с внешней кэш-памятью данных , работающей на тактовой частоте процесс ора с однотактным временем ожидания . Внешняя кэш-память данных построена по принципу прямого отображения . Кроме того , для повышения эффективности на кристалле процессора реализован небольшой вспомогательный кэш емкостью в 64 строки . Формирование , преобраз о вание адреса и обращение к основной и вспомогательной кэш-памяти данных выполняется на двух ступенях конвейера . Максимальная задержка при обнаружении попадания равна одному такту . Вспомогательный внутренний кэш содержит 64 32-байтовые строки . При обращени и к кэш-памяти осуществляется проверка 65 тегов : 64-х тегов вспомогательного кэша и одного тега внешнего кэша данных . При обнаружении совпадения данные направляются в требуемое функциональное устройство . При отсутствии необходимой строки в кэш-памяти прои зводится ее загрузка из основной памяти . При этом строка поступает во вспомогательный кэш , что в ряде случаев позволяет сократить количество перезагрузок внешней кэш-памяти , организованной по принципу прямого отображения . Архитектурой нового процессора дл я команд загрузки /записи предусмотрено кодирование специального признака локального размещения данных ("spatial locality only"). При выполнении команд загрузки , помеченных этим признаком , происходит обычное заполнение строки вспомогательного кэша . Однако п о следующая запись строки осуществляется непосредственно в основную память минуя внешний кэш данных , что значительно повышает эффективность работы с большими массивами данных , для которых размера строки кэш-памяти с прямым отображением оказывается недостато ч но . Расширенный набор команд процессора позволяет реализовать средства автоиндексации для повышения эффективности работы с массивами , а также осуществлять предварительную выборку команд , которые помещаются во вспомогательный внутренний кэш . Этот вспомогат ельный кэш обеспечивает динамическое расширение степени ассоциативности основной кэш-памяти , построенной на принципе прямого отображения , и является более простым альтернативным решением по сравнению с множественно-ассоциативной организацией . Процессор PA 7200 включает интерфейс новой 64-битовой мультиплексной системной шины Runway, реализующей расщепление транзакций и поддержку протокола когерентности памяти . Этот интерфейс включает буфера транзакций , схемы арбитража и схемы управления соотношениями внеш н их и внутренних тактовых частот . PA-8000 Процессор PA-8000 был анонсирован в марте 1995 года на конференции COMPCON 95. Было объявлено , что показатели его производительности будут достигать 8.6 единиц SPECint95 и 15 единиц SPECfp95 для операций целочисле нной и вещественной арифметики соответственно . В настоящее время этот очень высокий уровень производительности подтвержден испытаниями рабочих станций и серверов , построенных на базе этого процессора . Процессор PA-8000 вобрал в себя все известные методы у скорения выполнения команд . В его основе лежит концепция "интеллектуального выполнения ", которая базируется на принципе внеочередного выполнения команд . Это свойство позволяет PA-8000 достигать пиковой суперскалярной производительности благодаря широкому и спользованию механизмов автоматического разрешения конфликтов по данным и управлению аппаратными средствами . Эти средства хорошо дополняют другие архитектурные компоненты , заложенные в структуру кристалла : большое число исполнительных функциональных устро й ств , средства прогнозирования направления переходов и выполнения команд по предположению , оптимизированная организация кэш-памяти и высокопроизводительный шинный интерфейс . Высокая производительность PA-8000 во многом определяется наличием большого набора функциональных устройств , который включает в себя 10 исполнительных устройств : два арифметико-логических устройства (АЛУ ) для выполнения целочисленных операций , два устройства для выполнения операций сдвига /слияния данных , два устройства для выполнения у м ножения /сложения чисел с плавающей точкой , два устройства деления /вычисления квадратного корня и два устройства выполнения операций загрузки /записи . Средства внеочередного выполнения команд процессора PA-8000 обеспечивают аппаратное планирование загрузки конвейеров и лучшее использование функциональных устройств . В каждом такте на выполнение могут выдаваться до четырех команд , которые поступают в 56-строчный буфер переупорядочивания . Этот буфер позволяет поддерживать постоянную занятость функциональных ус т ройств и обеспечивает эффективную минимизацию конфликтов по ресурсам . Кристалл может анализировать все 56 командных строк одновременно и выдавать в каждом такте по 4 готовых для выполнения команды в функциональные устройства . Это позволяет процессору авто м атически выявлять параллелизм уровня выполнения команд . Суперскалярный процессор PA-8000 обеспечивает полный набор средств выполнения 64-битовых операций , включая адресную арифметику , а также арифметику с фиксированной и плавающей точкой . При этом кристал л полностью сохраняет совместимость с 32-битовыми приложениями . Это первый процессор , в котором реализована 64-битовая архитектура PA-RISC. Он сохраняет полную совместимость с предыдущими и будущими реализациями PA-RISC. Кристалл изготовлен по 0.5-микронн ой КМОП технологии с напряжением питания 3.3 В и можно рассчитывать на дальнейшее уменьшение размеров элементов в будущем . Особенности архитектуры MIPS компании MIPS Technology Архитектура MIPS была одной из первых RISC-архитектур , получившей признание со стороны промышленности . Она была анонсирована в 1986 году . Первоначально это была полностью 32-битовая архитектура , которая включала 32 регистра общего назначения , 16 регистров плавающей точки и специальную пару регистров для хранения результатов выполне н ия операций целочисленного умножения и деления . Размер команд составлял 32 бит , в ней поддерживался всего один метод адресации , и пользовательское адресное пространство также определялось 32 битами . Выполнение арифметических операций регламентировалось ст а ндартом IEEE 754. В компьютерной промышленности широкую популярность приобрели 32-битовые процессоры R2000 и R3000, которые в течение достаточно длительного времени служили основой для построения рабочих станций и серверов компаний Silicon Graphics, Digit a l, Siemens Nixdorf и др . Процессоры R3000/R3010 работали на тактовой частоте 33 или 40 МГц и обеспечивали производительность на уровне 20 SPECint92 и 23 SPECfp92. Затем на смену микропроцессорам семейства R3000 пришли новые 64-битовые микропроцессоры R400 0 и R4400. (MIPS Technology была первой компанией выпустившей процессоры с 64-битовой архитектурой ). Набор команд этих процессоров (спецификация MIPS II) был расширен командами загрузки и записи 64-разрядных чисел с плавающей точкой , командами вычисления к вадратного корня с одинарной и двойной точностью , командами условных прерываний , а также атомарными операциями , необходимыми для поддержки мультипроцессорных конфигураций . В процессорах R4000 и R4400 реализованы 64-битовые шины данных и 64-битовые регистр ы . В этих процессорах применяется метод удвоения внутренней тактовой частоты . Процессоры R2000 и R3000 имели стандартные пятиступенчатые конвейеры команд . В процессорах R4000 и R4400 применяются более длинные конвейеры (иногда их называют суперконвейерами ) . Количество ступеней в процессорах R4000 и R4400 увеличилось до восьми , что объясняется прежде всего увеличением тактовой частоты и необходимостью распределения логики для обеспечения заданной пропускной способности конвейера . Процессор R4000 может работ а ть с тактовой частотой 50/100 МГц и обеспечивает уровень производительности в 58 SPECint92 и 61 SPECfp92. Процессор R4400 может работать на частоте 50/100 МГц , или 75/150 МГц , показывая уровень производительности 94 SPECint92 и 105 SPECfp92. Внутренняя кэ ш-память процессора R4000 имеет емкость 16 Кбайт . Она разделена на 8-Кб кэш команд и 8-Кб кэш данных . С точки зрения реализации кэш-памяти процессор R4400 имеет более развитые возможности . Он выпускается в трех модификациях : PC (Primary Cashe) - имеет вну т ренние кэши команд и данных емкостью по 16 Кбайт . Процессор в такой конфигурации предназначен главным образом для дешевых моделей рабочих станций . SC (Secondary Cashe) содержит логику управления кэш-памятью второго уровня . MC (Multiprocessor Cashe) - испо л ьзует специальные алгоритмы обеспечения когерентности и согласованного состояния памяти для многопроцессорных конфигураций . В середине 1994 года компания MIPS анонсировала процессор R8000, который прежде всего был ориентирован на научные прикладные задачи с интенсивным использованием операций с плавающей точкой . Этот процессор построен на двух кристаллах (выпускается в виде многокристальной сборки ) и представляет собой первую суперскалярную реализацию архитектуры MIPS. Теоретическая пиковая производительн о сть процессора для тактовой частоты 75 МГц составляет 300 MFLOPs (до четырех команд и шести операций с плавающей точкой в каждом такте ). Реализация большой кэш-памяти данных емкостью 16 Мбайт , высокой пропускной способности доступа к данным (до 1.2 Гбайт / с ) в сочетании с высокой скоростью выполнения операций позволяет R8000 достигать 75% теоретической производительности даже при решении больших задач типа LINPACK с размерами матриц 1000x1000 элементов . Аппаратные средства поддержки когерентного состояния к э ш-памяти вместе со средствами распараллеливания компиляторов обеспечивают возможность построения высокопроизводительных симметричных многопроцессорных систем . Например , процессоры R8000 используются в системе Power Challenge компании Silicon Graphics, кот о рая вполне может сравниться по производительности с известными суперкомпьютерами Cray Y-MP, имеет на порядок меньшую стоимость и предъявляет значительно меньшие требования к подсистемам питания и охлаждения . В однопроцессорном исполнении эта система обесп е чивает производительность на уровне 310 SPECfp92 и 265 MFLOPs на пакете LINPACK (1000x1000). В 1994 году MIPS Technology объявила также о создании своего нового суперскалярного процессора R10000, начало массовых поставок которого ожидалось в конце 1995 го да . По заявлениям представителей MIPS Technology R10000 обеспечивает пиковую производительность в 800 MIPS при работе с внутренней тактовой частотой 200 МГц за счет обеспечения выдачи для выполнения четырех команд в каждом такте синхронизации . При этом он обеспечивает обмен данными с кэш-памятью второго уровня со скоростью 3.2 Гбайт /с . Рис . 6.12. Блок-схема микропроцессора R10000 Чтобы обеспечить столь высокий уровень производительности в процессоре R10000 реализованы многие последние достижения в области технологии и архитектуры процессоров . На рисунке 6.12 показана блок-схема этого ми кропроцессора . Иерархия памяти При разработке процессора R10000 большое внимание было уделено эффективной реализации иерархии памяти . В нем обеспечиваются раннее обнаружение промахов кэш-памяти и параллельная перезагрузка строк с выполнением другой полез ной работой . Реализованные на кристалле кэши поддерживают одновременную выборку команд , выполнение команд загрузки и записи данных в память , а также операций перезагрузки строк кэш-памяти . Заполнение строк кэш-памяти выполняется по принципу "запрошенное с л ово первым ", что позволяет существенно сократить простои процессора из-за ожидания требуемой информации . Все кэши имеют двухканальную множественно-ассоциативную организацию с алгоритмом замещения LRU. Кэш-память данных первого уровня Кэш-память данных пе рвого уровня процессора R10000 имеет емкость 32 Кбайт и организована в виде двух одинаковых банков емкостью по 16 Кбайт , что обеспечивает двухкратное расслоение при выполнении обращений к этой кэш-памяти . Каждый банк представляет собой двухканальную множе с твенно-ассоциативную кэш-память с размером строки (блока ) в 32 байта . Кэш данных индексируется с помощью виртуального адреса и хранит теги физических адресов памяти . Такой метод индексации позволяет выбрать подмножество кэш-памяти в том же такте , в которо м формируется виртуальный адрес . Однако для того , чтобы поддерживать когерентность с кэш-памятью второго уровня , в кэше первого уровня хранятся теги физических адресов памяти . Массивы данных и тегов в каждом банке являются независимыми . Эти четыре массива работают под общим управлением очереди формирования адресов памяти и схем внешнего интерфейса кристалла . В очереди адресов могут одновременно находиться до 16 команд загрузки и записи , которые обрабатываются в четырех отдельных конвейерах . Команды из этой очереди динамически выдаются для выполнения в специальный конвейер , который обеспечивает вычисление исполнительного виртуального адреса и преобразование этого адреса в физический . Три других параллельно работающих конвейера могут одновременно выполнять пр о верку тегов , осуществлять пересылку данных для команд загрузки и завершать выполнение команд записи в память . Хотя команды выполняются в строгом порядке их расположения в памяти , вычисление адресов и пересылка данных для команд загрузки могут происходить н еупорядоченно . Схемы внешнего интерфейса кристалла могут выполнять заполнение или обратное копирование строк кэш-памяти , либо операции просмотра тегов . Такая параллельная работа большинства устройств процессора позволяет R10000 эффективно выполнять реальн ы е многопроцессорные приложения . Работа конвейеров кэш-памяти данных тесно координирована . Например , команды загрузки могут выполнять проверку тегов и чтение данных в том же такте , что и преобразование адреса . Команды записи сразу же начинают проверку тего в , чтобы в случае необходимости как можно раньше инициировать заполнение требуемой строки из кэш-памяти второго уровня , но непосредственная запись данных в кэш задерживается до тех пор , пока сама команда записи не станет самой старой командой в общей очер е ди выполняемых команд и ей будет позволено зафиксировать свой результат ("выпустится "). Промах при обращении к кэш-памяти данных первого уровня инициирует процесс заполнения строки из кэш-памяти второго уровня . При выполнении команд загрузки одновременно с заполнением строки кэш-памяти данные могут поступать по цепям обхода в регистровый файл . При обнаружении промаха при обращении к кэш-памяти данных ее работа не блокируется , т.е . она может продолжать обслуживание следующих запросов . Это особенно полезно д ля уменьшения такого важного показателя качества реализованной архитектуры как среднее число тактов на команду (CPI - clock cycles per instruction). На рисунке 6.13 представлены результаты моделирования работы R10000 на нескольких программах тестового пак е та SPEC. Для каждого теста даны два результата : с блокировкой кэш-памяти данных при обнаружении промаха (вверху ) и действительное значение CPI R10000 (внизу ). Выделенная более темным цветом правая область соответствует времени , потерянному из-за промахов к эш-памяти . Верхний результат отражает полную задержку в случае , если бы все операции по перезагрузке кэш-памяти выполнялись строго последовательно . Таким образом , стрелка представляет потери времени , которые возникают в блокируемом кэше . Эффект применения неблокируемой кэш-памяти сильно зависит характеристик самих программ . Для небольших тестов , рабочие наборы которых полностью помещаются в кэш-памяти первого уровня , этот эффект не велик . Однако для более реальных программ , подобных тесту tomcatv или тяжел о му для кэш-памяти тесту compress, выигрыш оказывается существенным . Рис . 6.13. Мод елирование работы R10000 на нескольких компонентах пакета SPEC Кэш-память второго уровня Интерфейс кэш-памяти второго уровня процессора R10000 поддерживает 128-битовую магистраль данных , которая может работать с тактовой частотой до 200 МГц , обеспечивая скорость обмена до 3.2 Гбайт /с (для снижения требований к быстродействию микросхем памяти предусмотрена также возможность деления частоты с коэффициентами 1.5, 2, 2.5 и 3). Все стандартные синхронные сигналы управления статической памятью вырабатываются в н утри процессора . Не требуется никаких внешних интерфейсных схем . Минимальный объем кэш-памяти второго уровня составляет 512 Кбайт , максимальный размер - 16 Мбайт . Размер строки этой кэш-памяти программируется и может составлять 64 или 128 байт . Одним из м етодов улучшения временных показателей работы кэш-памяти является построение псевдо-множествнно-ассоциативной кэш-памяти . В такой кэш-памяти частота промахов находится на уровне частоты промахов множественно-ассоциативной памяти , а время выборки при попад а нии соответствует кэш-памяти с прямым отображением . Кэш-память R10000 организована именно таким способом , причем для ее реализации используются стандартные синхронные микросхемы памяти (SRAM). В одном наборе микросхем памяти находятся оба канала кэша . Инф о рмация о частоте использования этих каналов хранится в схемах управления кэшем на процессорном кристалле . Поэтому после обнаружения промаха в первичном кэше из наиболее часто используемого канала вторичного кэша считываются две четырехсловные строки . Их т е ги считываются вместе с первой четырехсловной строкой , а теги альтернативного канала читаются одновременно со второй четырехсловной строкой (это осуществляется простым инвертированием старшего разряда адреса ). При этом возможны три случая . Если происходит попадание по первому каналу , то данные доступны немедленно . Если происходит попадание по альтернативному каналу , происходит повторное чтение вторичного кэша . Если отсутствует попадание по обоим каналам , вторичный кэш должен перезаполняться из основной па м яти . Для обеспечения целостности данных в кэш-памяти большой емкости обычной практикой является использование кодов исправляющих одиночные ошибки (ECC-кодов ). В R10000 с каждой четырехсловной строкой хранится 9-битовый ECC-код и бит четности . Дополнительн ый бит четности позволяет сократить задержку , поскольку проверка на четность может быть выполнена очень быстро , чтобы предотвратить использование некорректных данных . При этом , если обнаруживается корректируемая ошибка , то чтение повторяется через специал ь ный двухтактный конвейер коррекции ошибок . Кэш-память команд Объем внутренней двухканальной множественно-ассоциативной кэш-памяти команд составляет 32 Кбайт . В процессе ее загрузки команды частично декодируются . При этом к каждой команде добавляются 4 до полнительных бит , которые указывают исполнительное устройство , в котором она будет выполняться . Таким образом , в кэш-памяти команды хранятся в 36-битовом формате . Размер строки кэш-памяти команд составляет 64 байта . Обработка команд перехода При реализац ии конвейерной обработки возникают ситуации , которые препятствуют выполнению очередной команды из потока команд в предназначенном для нее такте . Такие ситуации называются конфликтами . Конфликты снижают реальную производительность конвейера , которая могла б ы быть достигнута в идеальном случае . Одним из типов конфликтов , с которыми приходится иметь дело разработчикам высокопроизводительных процессоров , являются конфликты по управлению , которые возникают при конвейеризации команд перехода и других команд , изм е няющих значение счетчика команд . Конфликты по управлению могут вызывать даже большие потери производительности суперскалярного процессора , чем конфликты по данным . По статистике среди команд управления , меняющих значение счетчика команд , преобладают коман ды условного перехода . Таким образом , снижение потерь от условных переходов становится критически важным вопросом . Имеется несколько методов сокращения приостановок конвейера , возникающих из-за задержек выполнения условных переходов . В процессоре R10000 и с пользуются два наиболее мощных метода динамической оптимизации выполнения условных переходов : аппаратное прогнозирование направления условных переходов и "выполнение по предположению " (speculation). Устройство переходов процессора R10000 может декодироват ь и выполнять только по одной команде перехода в каждом такте . Поскольку за каждой командой перехода следует слот задержки , максимально могут быть одновременно выбраны две команды перехода , но только одна более ранняя команда перехода может декодироваться в данный момент времени . Во время декодирования команд к каждой команде добавляется бит признака перехода . Эти биты используются для пометки команд перехода в конвейере выборки команд . Направление условного перехода прогнозируется с помощью специальной па мяти (branch history table) емкостью 512 строк , которая хранит историю выполнения переходов в прошлом . Обращение к этой таблице осуществляется с помощью адреса команды во время ее выборки . Двухбитовый код прогноза в этой памяти обновляется каждый раз , ког д а принято окончательное решение о направлении перехода . Моделирование показало , что точность двухбитовой схемы прогнозирования для тестового пакета программ SPEC составляет 87%. Все команды , выбранные вслед за командой условного перехода , считаются выполн яемыми по предположению (условно ). Это означает , что в момент их выборки заранее не известно , будет ли завершено их выполнение . Процессор допускает предварительную обработку и прогнозирование направления четырех команд условного перехода , которые могут ра з решаться в произвольном порядке . При этом для каждой выполняемой по предположению команды условного перехода в специальный стек переходов записывается информация , необходимая для восстановления состояния процессора в случае , если направление перехода было предсказано неверно . Стек переходов имеет глубину в 4 элемента и позволяет в случае необходимости быстро и эффективно (за один такт ) восстановить конвейер . Структура очередей команд Процессор R10000 содержит три очереди (буфера ) команд (очередь целочисле нных команд , очередь команд плавающей точки и адресную очередь ). Эти три очереди осуществляют динамическую выдачу команд в соответствующие исполнительные устройства . С каждой командой в очереди хранится тег команды , который перемещается вместе с командой п о ступеням конвейера . Каждая очередь осуществляет динамическое планирование потока команд и может определить моменты времени , когда становятся доступными операнды , необходимые для выполнения каждой команды . Кроме того , очередь определяет порядок выполнени я команд на основе анализа состояния соответствующих исполнительных устройств . Как только ресурс оказывается свободным очередь выдает команду в соответствующее исполнительное устройство . Очередь целочисленных команд Очередь целочисленных команд содержит 1 6 строк и выдает команды в два арифметико-логических устройства . Целочисленные команды поступают в свободные строки этой очереди , причем в каждом такте в нее могут записываться до 4 команд . Целочисленные команды остаются в очереди до тех пор , пока они не б удут выданы в одно из АЛУ . Очередь команд плавающей точки Очередь команд плавающей точки также содержит 16 строк и выдает команды в исполнительные устройства сложения и умножения с плавающей точкой . Команды плавающей точки поступают в свободные строки оч ереди , причем в каждом такте в нее могут записываться до 4 команд . Команды остаются в очереди до тех пор , пока они не будут выданы в одно из исполнительных устройств . Очередь команд плавающей точки содержит также логику управления команд типа "умножить-сл о жить ". Эта команда сначала направляется в устройство умножения , а затем прямо в устройство сложения . Адресная очередь Очередь адресных команд выдает команды в устройство загрузки /записи и содержит 16 строк . Очередь организована в виде циклического буфера FIFO (first-in first-out). Команды могут выдаваться в произвольном порядке , но должны записываться в очередь и изыматься из нее строго последовательно . В каждом такте в очередь могут поступать до 4 команд . Буфер FIFO поддерживает первоначальную последова т ельность команд , что упрощает обнаружение зависимостей по адресам . Выполнение выданной команды может не закончиться при обнаружении зависимости по адресам , кэш-промаха или конфликта по ресурсам . В этих случаях адресная очередь должна заново повторять выда ч у команды до тех пор , пока ее выполнение не завершится . Переименование регистров Одним из аппаратных методов минимизации конфликтов по данным является метод переименования регистров (register renaming). Он получил свое название от широко применяющегося в компиляторах метода переименования - метода размещения данных , способствующего сокращению числа зависимостей и тем самым увеличению производительности при отображении необходимых исходной программе объектов (например , переменных ) на аппаратные ресурсы (н а пример , ячейки памяти и регистры ). При аппаратной реализации метода переименования регистров выделяются логические регистры , обращение к которым выполняется с помощью соответствующих полей команды , и физические регистры , которые размещаются в аппаратном р егистровом файле процессора . Номера логических регистров динамически отображаются на номера физических регистров посредством таблиц отображения , которые обновляются после декодирования каждой команды . Каждый новый результат записывается в новый физический регистр . Однако предыдущее значение каждого логического регистра сохраняется и может быть восстановлено в случае , если выполнение команды должно быть прервано из-за возникновения исключительной ситуации или неправильного предсказания направления условного перехода . В процессе выполнения программы генерируется множество временных регистровых результатов . Эти временные значения записываются в регистровые файлы вместе с постоянными значениями . Временное значение становится новым постоянным значением , когда за вершается выполнение команды (фиксируется ее результат ). В свою очередь , завершение выполнения команды происходит когда все предыдущие команды успешно завершились в заданном программой порядке . Программист (или компилятор ) имеет дело только с логическими р егистрами . Реализация физических регистров от него скрыта . Таким образом , аппаратный метод переименования регистров , используемый в процессоре R10000, имеет три основных достоинства . Во-первых , результаты "выполняемых по предположению " команд могут прямо записываться в регистровый файл . Во-вторых , этот метод устраняет все конфликты типа "запись после чтения " и "запись после записи ", которые часто возникают при неупорядоченном выполнении команд . И , наконец , метод переименования регистров упрощает контроль з ависимостей по данным . Поскольку процессор обеспечивает выдачу для выполнения до четырех команд в каждом такте , в процессе переименования регистров их логические номера сравниваются для определения зависимостей между четырьмя командами , декодированными в о дном и том же такте . Реализованная в микропроцессоре R10000 схема отображения команд состоит из двух таблиц отображения , списка активных команд и двух списков свободных регистров (для целочисленных команд и команд плавающей точки имеются отдельные таблицы отображения и списки свободных регистров ). Чтобы поддерживать последовательный порядок завершения выполнения команд , существует только один список активных команд , который содержит как целочисленные команды , так и команды плавающей точки . Микропроцессор R10000 содержит по 64 физических регистра (целочисленных и плавающей точки ). В любой момент времени значение физического регистра содержится в одном из указанных выше списков . На рисунке 6.14 показана упрощенная блок-схема отображения целочисленных команд. Рис . 6.14. Упрощенная блок-схема отображения целочисленных команд Команды выбир аются из кэша команд и помещаются в таблицу отображения . В любой момент времени каждый из 64 номеров физических регистров находится в одном из трех указанных на рисунке блоков . Список активных команд длиною 32 элемента может хранить упорядоченную в соотве тствии с программой последовательность команд , которые могут находиться в обработке в любой данный момент времени . Команды из очереди целочисленных команд могут выполняться неупорядочено и записывать результаты в физические регистры , но порядок их окончат е льного завершения определяется списком активных команд . Каждая команда может уникально идентифицироваться своим положением в списке активных команд . Поэтому каждую команду в очереди и в соответствующем исполнительном устройстве сопровождает 5-битовая метк а , называемая тегом команды . Этот тег и определяет положение команды в списке активных команд . Когда в исполнительном устройстве заканчивается выполнение команды , тег позволяет очень просто ее отыскать в списке активных команд и пометить как выполненную . К огда результат операции из исполнительного устройства записывается в физический регистр , номер этого физического регистра становится больше не нужным и может быть затем возвращен в список свободных регистров , а соответствующая команда перестает быть актив н ой . Когда в процессе переименования из списка свободных регистров выбирается очередной номер физического регистра , он передается в таблицу отображения , которая обновляется . При этом старый номер регистра , соответствующий определенному в команде логическом у регистру результата , помещается из таблицы отображения в список активных команд . Этот номер остается в списке активных команд до тех пор , пока соответствующая команда не "выпустится " (graduate), т.е . завершится в заданном программой порядке . Команда мож е т "выпуститься " только после того , как успешно завершится выполнение всех предыдущих команд . Микропроцессор R10000 содержит 64 физических и 32 логических целочисленных регистра . Список активных команд может содержать максимально 32 элемента . Список свобод ных регистров также может максимально содержать 32 значения . Если список активных команд полон , то могут быть 32 "зафиксированных " и 32 временных значения . Отсюда потребность в 64 регистрах . Исполнительные устройства В процессоре R10000 имеются пять полн остью независимых исполнительных устройств : два целочисленных АЛУ , два основных устройства плавающей точки с двумя вторичными устройствами плавающей точки , которые работают с длинными операциями деления и вычисления квадратного корня , а также устройство з а грузки /записи . Целочисленные АЛУ В микропроцессоре R10000 имеются два целочисленных АЛУ : АЛУ 1 и АЛУ 2. Время выполнения всех целочисленных операций АЛУ (за исключением операций умножения и деления ) и частота повторений составляют один такт . Оба АЛУ выпол няют стандартные операции сложения , вычитания и логические операции . Эти операции завершаются за один такт . АЛУ 1 обрабатывает все команды перехода , а также операции сдвига , а АЛУ 2 - все операции умножения и деления с использованием итерационных алгоритмов. Целочисленные операции умножения и деления помещают свои результаты в регистры EntryHi и EntryLo. Во время выполнения операций умножения в АЛУ 2 могут выполняться другие однотактные команды , но сам умножитель оказывается занятым . Однако когда умножитель з аканчивает свою работу , АЛУ 2 оказывается занятым на два такта , чтобы обеспечить запись результата в два регистра . Во время выполнения операций деления , которые имеют очень большую задержку , АЛУ 2 занято на все время выполнения операции . Целочисленные опера ции умножения вырабатывают произведение с двойной точностью . Для операций с одинарной точностью происходит распространение знака результата до 64 бит прежде , чем он будет помещен в регистры EntryHi и EntryLo. Время выполнения операций с двойной точностью п римерно в два раза превосходит время выполнения операций с одинарной точностью . Устройства плавающей точки В микропроцессоре R10000 реализованы два основных устройства плавающей точки . Устройство сложения обрабатывает операции сложения , а устройство умно жения - операции умножения . Кроме того , существуют два вторичных устройства плавающей точки , которые обрабатывают длинные операции деления и вычисления квадратного корня . Время выполнения команд сложения , вычитания и преобразования типов равно двум тактам , а скорость их поступления в устройство составляет 1 команда /такт . Эти команды обрабатываются в устройстве сложения . Команды преобразования целочисленных значений в значения с плавающей точкой с однократной точностью имеют задержку в 4 такта , поскольку о н и должны пройти через устройство сложения дважды . В устройстве умножения обрабатываются все операции умножения с плавающей точкой . Время их выполнения составляет два такта , а скорость поступления - 1 команда /такт . Устройства деления и вычисления квадратно го корня выполняют операции с использованием итерационных алгоритмов . Эти устройства не конвейеризованы и не могут начать выполнение следующей операции до тех пор , пока не завершилось выполнение текущей команды . Таким образом , скорость повторения этих опе р аций примерно равна задержке их выполнения . Порты умножителя являются общими и для устройств деления и вычисления квадратного корня . В начале и в конце операции теряется по одному такту (для выборки операндов и для записи результата ). Операция с плавающей точкой "умножить-сложить ", которая в вычислительных программах возникает достаточно часто , выполняется с использованием двух отдельных операций : операции умножения и операции сложения . Команда "умножить-сложить " (MADD) имеет задержку 4 такта и скорость п о вторения 1 команда / такт . Эта составная команда увеличивает производительность за счет устранения выборки и декодирования дополнительной команды . Устройства деления и вычисления квадратного корня используют раздельные цепи и могут работать одновременно . О днако очередь команд плавающей точки не может выдать для выполнения обе команды в одном и том же такте . Устройство загрузки /записи и TLB Устройство загрузки /записи содержит очередь адресов , устройство вычисления адреса , устройство преобразования виртуаль ных адресов в физические (TLB), стек адресов , буфер записи и кэш-память данных первого уровня . Устройство загрузки /записи выполняет команды загрузки , записи , предварительной выборки , а также команды работы с кэш-памятью . Выполнение всех команд загрузки и записи начинается с трехтактной последовательности , во время которой осуществляется выдача команды , вычисление виртуального адреса и его преобразование в физический . Преобразование адреса осуществляется во время выполнения команды только однажды . Производ и тся обращение к кэш-памяти данных , и пересылка требуемых данных завершается при наличии данных в кэш-памяти первого уровня . В случае промаха , или в случае занятости разделяемого порта регистрового файла , обращение к кэшу данных и к тегу должно быть повтор ено после получения данных либо из кэш-памяти второго уровня , либо из основной памяти . TLB содержит 64 строки и выполняет преобразование виртуального адреса в физический . Виртуальный адрес для преобразования поступает либо из устройства вычисления адреса, либо из счетчика команд . Интерфейс кэш-памяти второго уровня Внешняя кэш-память второго уровня управляется с помощью внутреннего контроллера , который имеет специальный порт для подсоединения кэш-памяти . Специальная магистраль данных шириной в 128 бит ос уществляет пересылки данных на внутренней тактовой частоте процессора 200 МГц , обеспечивая максимальную скорость передачи данных кэш-памяти второго уровня 3.2 Гбайт /с . В процессоре имеется также 64-битовая шина данных системного интерфейса . Кэш-память вто рого уровня имеет двухканальную множественно-ассоциативную организацию . Максимальный размер этой кэш-памяти - 16 Мбайт . Минимальный размер - 512 Кбайт . Пересылки осуществляются 128-битовыми порциями (4 32-битовых слова ). Для пересылки больших блоков данны х используются последовательные циклы шины : · Четырехсловные обращения (128 бит ) используются для команд кэш-памяти (CASHE); · Восьмисловные обращения (256 бит ) используются для перезагрузки первичного кэша данных ; · Шестнадцатисловные обращения (512 бит ) используются для перезагрузки первичного кэша команд ; · Тридцатидвухсловные обращения (1024 бит ) используются для перезагрузки кэш-памяти второго уровня . Системный интерфейс Системный интерфейс процессора R10000 работает в качестве шлюза между самим п роцессором , связанным с ним кэшем второго уровня и остальной системой . Системный интерфейс работает с тактовой частотой внешней синхронизации (SysClk). Возможно программирование работы системного интерфейса на тактовой частоте 200, 133, 100, 80, 67, 57 и 5 0 МГц . Все выходы и входы системного интерфейса синхронизируются нарастающим фронтом сигнала SysClk, позволяя ему работать на максимально возможной тактовой частоте . В большинстве микропроцессорных систем в каждый момент времени может происходить только о дна системная транзакция . Процессор R10000 поддерживает протокол расщепления транзакций , позволяющий осуществлять выдачу очередных запросов процессором или внешним абонентом шины , не дожидаясь ответа на предыдущий запрос . Максимально в любой момент времен и поддерживается до четырех одновременных транзакций на шине . Рис . 6.15. Построени е многопроцессорной системы на базе кластерной шины Поддержка многопроцессорной организации Процессор R10000 допускает два способа организации многопроцессорной системы . Один из способов связан с созданием специального внешнего интерфейса (агента ) для ка ждого процессора системы . Этот интерфейс обычно реализуется с помощью заказной интегральной схемы , которая организует шлюз к основной памяти и подсистеме ввода /вывода . При таком типе соединений процессоры не связаны друг с другом непосредственно , а взаимо д ействуют через этот специальный интерфейс . Хотя такая реализация общепринята , ее стоимость , а также общая сложность системы достаточно высоки .(поскольку по крайней мере один внешний агент должен сопровождать каждый процессор . Второй способ предназначен дл я достижения максимальной производительности минимальными затратами . Он подразумевает использование от двух до четырех процессоров , объединенных шиной Claster Bus. В этом случае необходим только один внешний интерфейс для взаимодействия с другими ресурсам и системы . Все процессоры связаны с одним и тем же внешним агентом . Реализация кластерной шины не только снижает сложность , но и количество заказных интегральных схем , а следовательно и стоимость системы , требуя только одного внешнего агента на каждые четы р е процессора . В дополнение к 64-битовой мультиплексированной шины адреса /данных имеется двухбитовая шина состояний , которая используется для выдачи ответов о состоянии процессорной когерентности . Кроме того , используется 5-битовая шина системных ответов в нешним агентом для выдачи внешних ответов подтверждения . На рисунке 6.15 показана блок-схема конфигурации кластерной шины . Особенности архитектуры Alpha компании DEC В настоящее время семейство микропроцессоров с архитектурой Alpha представлено нескольким и кристаллами , имеющими различные диапазоны производительности , работающие с разной тактовой частотой и рассеивающие разную мощность . Первым на рынке появился 64-разрядный микропроцессор Alpha (DECchip 21064) . Он представляет собой RISC-процессор в однок ристальном исполнении , в состав которого входят устройства целочисленной и плавающей арифметики , а также кэш-память емкостью 16 Кб . Кристалл проектировался с учетом реализации передовых методов увеличения производительности , включая конвейерную организаци ю всех функциональных устройств , одновременную выдачу нескольких команд для выполнения , а также средства организации симметричной многопроцессорной обработки . В кристалле имеются два регистровых файла по 32 64-битовых регистра : один для целых чисел , второй - для чисел с плавающей точкой . Для обеспечения совместимости с архитектурами MIPS и VAX архитектура Alpha поддерживает арифметику с одинарной и двойной точностью как в соответствии со стандартом IEEE 754, так и в соответствии с внутренним для компании с т андартом арифметики VAX. Самая мощная модель процессора 21064 работает на частоте 200 МГц . В конце 1993 года появилась модернизированная версия кристалла - модель 21064А , имеющая на кристалле кэш-память удвоенного объема и работающая с тактовой частотой 2 75 МГц . Затем были выпущены модели 21066 и 21068, оперирующие на частоте 166 и 66 МГц . Отличительной особенностью этой ветви процессоров Alpha является реализация на кристалле шины PCI. Это существенно упрощает и удешевляет как проектирование , так и произ водство компьютеров . Отличительная особенность модели 21068 - низкая потребляемая мощность (около 8 ватт ). Основное предназначение этих двух новых моделей - персональные компьютеры и одноплатные ЭВМ . На рисунке 6.16 представлена блок-схема микропроцессора 21066. Основными компонентами этого процессора являются : кэш-память команд , целочисленное устройство , устройство плавающей точки , устройство выполнения команд загрузки /записи , кэш-память данных , а также контроллер памяти и контроллер ввода /вывода . Рис . 6.16. Основные компоненты процессора Alpha 21066 Кэш-память команд представляет со бой кэш прямого отображения емкостью 8 Кбайт . Команды , выбираемые из этой кэш-памяти , могут выдаваться попарно для выполнения в одно из исполнительных устройств . Кэш-память данных емкостью 8 Кбайт также реализует кэш с прямым отображением . При выполнении о пераций записи в память данные одновременно записываются в этот кэш и в буфер записи . Контроллер памяти или контроллер ввода /вывода шины PCI обрабатывают все обращения , которые проходят через расположенные на кристалле кэш-памяти первого уровня . Контролле р памяти прежде всего проверяет содержимое внешней кэш-памяти второго уровня , которая построена на принципе прямого отображения и реализует алгоритм отложенного обратного копирования при выполнении операций записи . При обнаружении промаха контроллер обращ а ется к основной памяти для перезагрузки соответствующих строк кэш-памяти . Контроллер ввода /вывода шины PCI обрабатывает весь трафик , связанный с вводом /выводом . Под управлением центрального процессора он выполняет операции программируемого ввода /вывода . Т р афик прямого доступа к памяти шины PCI обрабатывается контроллером PCI совместно с контроллером памяти . При выполнении операций прямого доступа к памяти в режиме чтения и записи данные не размещаются в кэш-памяти второго уровня . Интерфейсы памяти и PCI бы л и разработаны специально в расчете на однопроцессорные конфигурации и не поддерживают реализацию мультипроцессорной архитектуры . На рисунке 6.17 показан пример системы , построенной на базе микропроцессора 21066. В представленной конфигурации контроллер па мяти выполняет обращения как к статической памяти , с помощью которой реализована кэш-память второго уровня , так и к динамической памяти , на которой построена основная память . Для хранения тегов и данных в кэш-памяти второго уровня используются кристаллы с т атическая памяти с одинаковым временем доступа по чтению и записи . Конструкция поддерживает до четырех банков динамической памяти , каждый из которых может управляться независимо , что дает определенную гибкость при организации памяти и ее модернизации . Оди н из банков может заполняться микросхемами видеопамяти (VRAM) для реализации дешевой графики . Контроллер памяти прямо работает с видеопамятью и поддерживает несколько простых графических операций . Рис . 6.17. Пример построения системы на базе микропроцессора Alpha 21066 Высокоскоростная шина PCI имеет ряд привлекательных свойств . Помим о возможности работы с прямым доступом к памяти и программируемым вводом /выводом она допускает специальные конфигурационные циклы , расширяемость до 64 бит , компоненты , работающие с питающими напряжениями 3.3 и 5 В , а также более быстрое тактирование . Базо в ая реализация шины PCI поддерживает мультиплексирование адреса и данных и работает на частоте 33 МГц , обеспечивая максимальную скорость передачи данных 132 Мбайт /с . Шина PCI непосредственно управляется микропроцессором . На рисунке 6.17 показаны некоторые в ысокоскоростные периферийные устройства : графические адаптеры , контроллеры SCSI и сетевые адаптеры , подключенные непосредственно к шине PCI. Мостовая микросхема интерфейса ISA позволяет подключить к системе низкоскоростные устройства типа модема , флоппи-д и сковода и т.д . В настоящее время выпущена модернизированная версия этого микропроцессора . Как и его предшественник , новый кристалл Alpha 21066A помимо интерфейса PCI содержит на кристалле интегрированный контроллер памяти и графический акселератор . Эти ха рактеристики позволяют значительно снизить стоимость реализации систем , базирующихся на Alpha 21066A, и обеспечивают простой и дешевый доступ к внешней памяти и периферийным устройствам . Alpha 21066A имеет две модификации в соответствии с частотой : 100 МГ ц и 233 МГц . Модель с 233 МГц обеспечивает производительность 94 и 100 единиц , соответственно , по тестам SPECint92 и SPECfp92. Новейший микропроцессор Alpha 21164 представляет собой вторую полностью новую реализацию архитектуры Alpha. Микропроцессор 21164, представленный в сентябре 1994 года , обеспечивает производительность 330 и 500 единиц , соответственно , по шкалам SPECint92 и SPECfp92 или около 1200 MIPS и выполняет до четырех инструкций за такт . На кристалле микропроцессора 21164 размещено около 9,3 ми л лиона транзисторов , большинство из которых образуют кэш . Кристалл построен на базе 0.5 микронной КМОП технологии компании DEC. Он собирается в 499-контактные корпуса PGA (при этом 205 контактов отводятся под разводку питания и земли ) и рассеивает 50 Вт пр и питающем напряжении 3.3 В на частоте 300 МГц . Переход в 1996 году на 0.35 микронную КМОП технологию привел к возможности дальнейшего увеличения тактовой частоты и производительности процессора . В настоящее время процессоры 21164 выпускаются с тактовой ча стотой 366 МГц (11.3 SPECint95, 15.4 SPECfp95) и 433 МГц (13.3 SPECint95, 18.3 SPECfp95). В конце 1996 года начнутся массовые поставки 21164 с тактовой частотой 500 МГц (15.4 SPECint95, 21.1 SPECfp95). Таким образом , компания DEC в настоящее время имеет с а мые мощные процессоры , пиковая производительность которых составляет 2 миллиарда операций в секунду . Ключевыми моментами для реализации высокой производительности является суперскалярный режим работы процессора , обеспечивающий выдачу для выполнения до чет ырех команд в каждом такте , высокопроизводительная неблокируемая подсистема памяти с быстродействующей кэш-памятью первого уровня , большая , размещенная на кристалле , кэш-память второго уровня и уменьшенная задержка выполнения операций во всех функциональн ы х устройствах . Рис . 6.18. Блок-схема процессора Alpha 21164 На рисунке 6.18 представлена блок-схема процессора , который включает пять функциональных устройств : ус тройство управления потоком команд (IBOX), целочисленное устройство (EBOX), устройство плавающей точки (FBOX), устройство управления памятью (MBOX) и устройство управления кэш-памятью и интерфейсом шины (CBOX). На рисунке также показаны три расположенных н а кристалле кэш-памяти . Кэш-память команд и кэш-память данных представляют собой первичные кэши , реализующие прямое отображение . Множественно-ассоциативная кэш-память второго уровня предназначена для хранения команд и данных . Длина конвейеров процессора 2 1 164 варьируется от 7 ступеней для выполнения целочисленных команд и 9 ступеней для реализации команд с плавающей точкой до 12 ступеней при выполнении команд обращения к памяти в пределах кристалла и переменного числа ступеней при выполнении команд обращен и я к памяти за пределами кристалла . Устройство управления потоком команд осуществляет выборку и декодирование команд из кэша команд и направляет их для выполнения в соответствующие исполнительные устройства после разрешения всех конфликтов по регистрам и ф ункциональным устройствам . Оно управляет выполнением программы и всеми аспектами обработки исключительных ситуаций , ловушек и прерываний . Кроме того , оно обеспечивает управление всеми исполнительными устройствами , контролируя все цепи обхода данных и запи с и в регистровый файл . Устройство управления содержит 8 Кбайт кэш команд , схемы предварительной выборки команд и связанный с ними буфер перезагрузки , схемы прогнозирования направления условных переходов и буфер преобразования адресов команд (ITB). Целочисл енное исполнительное устройство выполняет целочисленные команды , вычисляет виртуальные адреса для всех команд загрузки и записи , выполняет целочисленные команды условного перехода и все другие команды управления . Оно включает в себя регистровый файл и нес к олько функциональных устройств , расположенных на четырех ступенях двух параллельных конвейеров . Первый конвейер содержит сумматор , устройство логических операций , сдвигатель и умножитель . Второй конвейер содержит сумматор , устройство логических операций и устройство выполнения команд управления . Устройство плавающей точки состоит из двух конвейерных исполнительных устройств : конвейера сложения , который выполняет все команды плавающей точки , за исключением команд умножения , и конвейер умножения , который вып олняет команды умножения с плавающей точкой . Два специальных конвейера загрузки и один конвейер записи данных позволяют командам загрузки /записи выполняться параллельно с выполнением операций с плавающей точкой . Аппаратно поддерживаются все режимы округле н ия , предусмотренные стандартами IEEE и VAX. Устройство управления памятью выполняет все команды загрузки , записи и барьерные операции синхронизации . Оно содержит полностью ассоциативный 64-строчный буфер преобразования адресов (DTB), 8 Кбайт кэш-память да нных с прямым отображением , файл адресов промахов и буфер записи . Длина строки в кэше данных равна 32 байтам , он имеет два порта по чтению и реализован по принципу сквозной записи . Он индексируется разрядами физического адреса и в тегах хранятся физически е адреса . В устройство управления памятью в каждом такте может поступать до двух виртуальных адресов из целочисленного устройства . DTB также имеет два порта , поэтому он может одновременно выполнять преобразование двух виртуальных адресов в физические . Кома н ды загрузки обращаются к кэшу данных и возвращают результат в регистровый файл в случае попадания . При этом задержка составляет два такта . В случае промаха физические адреса направляются в файл адресов промахов , где они буферизуются и ожидают завершения о б ращения к кэш-памяти второго уровня . Команды записи записывают данные в кэш данных в случае попадания и всегда помещают данные в буфер записи , где они ожидают обращения к кэш-памяти второго уровня . Отличительной особенностью микропроцессора 21164 является размещение на кристалле вторичного трехканального множественно-ассоциативного кэша , емкостью 96 Кбайт . Вторичный кэш резко снижает количество обращений к внешней шине микропроцессора . Кроме вторичного кэша на кристалле поддерживается работа с внешним кэш е м третьего уровня . Сочетание большого количества вычислительных устройств , более быстрого выполнения операций с плавающей точкой (четыре такта вместо шести ), более быстрого доступа к первичному кэшу (два такта вместо трех ) обеспечивают новому микропроцесс ору рекордные параметры производительности . Особенности архитектуры POWER компании IBM и PowerPC компаний Motorola, Apple и IBM Как уже было отмечено , одним из разработчиков фундаментальной концепции RISC-архитектуры был Джон Кук из Исследовательского цен тра IBM им . Уотсона , который в середине 70-х проводил исследования в этом направлении и построил миникомпьютер IBM 801, который так никогда и не появился на рынке . Дальнейшее развитие этих идей в компании IBM нашло отражение при разработке архитектуру POW E R в конце 80-х . Архитектура POWER (и ее поднаправления POWER2 и PowerPC) в настоящее время являются основой семейства рабочих станций и серверов RISC System /6000 компании IBM. Развитие архитектуры IBM 801 в направлении POWER шло в следующих направлениях : воплощение концепции суперскалярной обработки , улучшение архитектуры как целевого объекта компиляторов , сокращение длины конвейера и времени выполнения команд и , наконец , приоритетная ориентация на эффективное выполнение операций с плавающей точкой . Архи тектура POWER Архитектура POWER во многих отношениях представляет собой традиционную RISC-архитектуру . Она придерживается наиболее важных отличительных особенностей RISC: фиксированной длины команд , архитектуры регистр-регистр , простых способов адресации , простых (не требующих интерпретации ) команд , большого регистрового файла и трехоперандного (неразрушительного ) формата команд . Однако архитектура POWER имеет также несколько дополнительных свойств , которые отличают ее от других RISC-архитектур . Во-первых, набор команд был основан на идее суперскалярной обработки . В базовой архитектуре команды распределяются по трем независимым исполнительным устройствам : устройству переходов , устройству с фиксированной точкой и устройству с плавающей точкой . Команды могут направляться в каждое из этих устройств одновременно , где они могут выполняться одновременно и заканчиваться не в порядке поступления . Для увеличения уровня параллелизма , который может быть достигнут на практике , архитектура набора команд определяет для к а ждого из устройств независимый набор регистров . Это минимизирует связи и синхронизацию , требуемые между устройствами , позволяя тем самым исполнительным устройствам настраиваться на динамическую смесь команд . Любая связь по данным , требующаяся между устрой с твами , должна анализироваться компилятором , который может ее эффективно спланировать . Следует отметить , что это только концептуальная модель . Любой конкретный процессор с архитектурой POWER может рассматривать любое из концептуальных устройств как множест в о исполнительных устройств для поддержки дополнительного параллелизма команд . Но существование модели приводит к согласованной разработке набора команд , который естественно поддерживает степень параллелизма по крайней мере равную трем . Во-вторых , архитект ура POWER расширена несколькими "смешанными " командами для сокращения времен выполнения . Возможно единственным недостатком технологии RISC по сравнению с CISC, является то , что иногда она использует большее количество команд для выполнения одного и того ж е задания . Было обнаружено , что во многих случаях увеличения размера кода можно избежать путем небольшого расширения набора команд , которое вовсе не означает возврат к сложным командам , подобным командам CISC. Например , значительная часть увеличения програ м много кода была обнаружена в кодах пролога и эпилога , связанных с сохранением и восстановлением регистров во время вызова процедуры . Чтобы устранить этот фактор IBM ввела команды "групповой загрузки и записи ", которые обеспечивают пересылку нескольких рег и стров в /из памяти с помощью единственной команды . Соглашения о связях , используемые компиляторами POWER, рассматривают задачи планирования , разделяемые библиотеки и динамическое связывание как простой , единый механизм . Это было сделано с помощью косвенной адресации посредством таблицы содержания (TOC - Table Of Contents), которая модифицируется во время загрузки . Команды групповой загрузки и записи были важным элементом этих соглашений о связях . Другим примером смешанных команд является возможность модифик ации базового регистра вновь вычисленным эффективным адресом при выполнении операций загрузки или записи (аналог автоинкрементной адресации ). Эти команды устраняют необходимость выполнения дополнительных команд сложения , которые в противном случае потребо в ались бы для инкрементирования индекса при обращениях к массивам . Хотя это смешанная операция , она не мешает работе традиционного RISC-конвейера , поскольку модифицированный адрес уже вычислен и порт записи регистрового файла во время ожидания операции с п а мятью свободен . Архитектура POWER обеспечивает также несколько других способов сокращения времени выполнения команд такие как : обширный набор команд для манипуляции битовыми полями , смешанные команды умножения-сложения с плавающей точкой , установку регист ра условий в качестве побочного эффекта нормального выполнения команды и команды загрузки и записи строк (которые работают с произвольно выровненными строками байтов ). Третьим фактором , который отличает архитектуру POWER от многих других RISC-архитектур , является отсутствие механизма "задержанных переходов ". Обычно этот механизм обеспечивает выполнение команды , следующей за командой условного перехода , перед выполнением самого перехода . Этот механизм эффективно работал в ранних RISC-машинах для заполнения "пузыря ", появляющегося при оценке условий для выбора направления перехода и выборки нового потока команд . Однако в более продвинутых , суперскалярных машинах , этот механизм может оказаться неэффективным , поскольку один такт задержки команды перехода может привести к появлению нескольких "пузырей ", которые не могут быть покрыты с помощью одного архитектурного слота задержки . Почти все такие машины , чтобы устранить влияние этих "пузырей ", вынуждены вводить дополнительное оборудование (например , кэш-память ад р есов переходов ). В таких машинах механизм задержанных переходов становится не только мало эффективным , но и привносит значительную сложность в логику обработки последовательности команд . Вместо этого архитектура переходов POWER была организована для подде р жки методики "предварительного просмотра условных переходов " (branch-lockahead) и методики "свертывания переходов " (branch-folding). Методика реализации условных переходов , используемая в архитектуре POWER, является четвертым уникальным свойством по сравн ению с другими RISC-процессорами . Архитектура POWER определяет расширенные свойства регистра условий . Проблема архитектур с традиционным регистром условий заключается в том , что установка битов условий как побочного эффекта выполнения команды , ставит серь е зные ограничения на возможность компилятора изменить порядок следования команд . Кроме того , регистр условий представляет собой единственный архитектурный ресурс , создающий серьезное узкое горло в машине , которая параллельно выполняет несколько команд или в ыполняет команды не в порядке их появления в программе . Некоторые RISC-архитектуры обходят эту проблему путем полного исключения из своего состава регистра условий и требуют установки кода условий с помощью команд сравнения в универсальный регистр , либо п у тем включения операции сравнения в саму команду перехода . Последний подход потенциально перегружает конвейер команд при выполнении перехода . Поэтому архитектура POWER вместо того , чтобы исправлять проблемы , связанные с традиционным подходом к регистру усл о вий , предлагает : a) наличие специального бита в коде операции каждой команды , что делает модификацию регистра условий дополнительной возможностью , и тем самым восстанавливает способность компилятора реорганизовать код , и b) несколько (восемь ) регистров ус л овий для того , чтобы обойти проблему единственного ресурса и обеспечить большее число имен регистра условий так , что компилятор может разместить и распределить ресурсы регистра условий , как он это делает для универсальных регистров . Другой причиной выбора модели расширенного регистра условий является то , что она согласуется с организацией машины в виде независимых исполнительных устройств . Концептуально регистр условий является локальным по отношению к устройству переходов . Следовательно , для оценки напра в ления выполнения условного перехода не обязательно обращаться к универсальному регистровому файлу (который является локальным для устройства с фиксированной точкой ). Для той степени , с которой компилятор может заранее спланировать модификацию кода условия (и /или загрузить заранее регистры адреса перехода ), аппаратура может заранее просмотреть и свернуть условные переходы , выделяя их из потока команд . Это позволяет освободить в конвейере временной слот (такт ) выдачи команды , обычно занятый командой перехода, и дает возможность диспетчеру команд создавать непрерывный линейный поток команд для вычислительных исполнительных устройств . Первая реализация архитектуры POWER появилась на рынке в 1990 году . С тех пор компания IBM представила на рынок еще две версии п роцессоров POWER2 и POWER2+, обеспечивающих поддержку кэш-памяти второго уровня и имеющих расширенный набор команд . По данным IBM процессор POWER требует менее одного такта для выполнении одной команды по сравнению с примерно 1.25 такта у процессора Motor ola 68040, 1.45 такта у процессора SPARC, 1.8 такта у Intel i486DX и 1.8 такта Hewlett-Packard PA-RISC. Тактовая частота архитектурного ряда в зависимости от модели меняется от 25 МГц до 62 МГц . Процессоры POWER работают на частоте 33, 41.6, 45, 50 и 62.5 МГЦ . Архитектура POWER включает раздельную кэш-память команд и данных (за исключением рабочих станций и серверов рабочих групп начального уровня , которые имеют однокристальную реализацию процессора POWER и общую кэш-память команд и данных ), 64- или 128-б и товую шину памяти и 52-битовый виртуальный адрес . Она также имеет интегрированный процессор плавающей точки и таким образом хорошо подходит для приложений с интенсивными вычислениями , типичными для технической среды , хотя текущая стратегия RS/6000 нацелен а как на коммерческие , так и на технические приложения . RS/6000 показывает хорошую производительность на плавающей точке : 134.6 SPECp92 для POWERstation/Powerserver 580. Это меньше , чем уровень моделей Hewlett-Packard 9000 Series 800 G/H/I-50, которые дост и гают уровня 150 SPECfp92. Для реализации быстрой обработки ввода /вывода в архитектуре POWER используется шина Micro Channel, имеющая пропускную способность 40 или 80 Мбайт /сек . Шина Micro Channel включает 64-битовую шину данных и обеспечивает поддержку ра боты нескольких главных адаптеров шины . Такая поддержка позволяет сетевым контроллерам , видеоадаптерам и другим интеллектуальным устройствам передавать информацию по шине независимо от основного процессора , что снижает нагрузку на процессор и соответствен н о увеличивает системную производительность . Многокристальный набор POWER2 состоит из восьми полузаказных микросхем (устройств ): · Блок кэш-памяти команд (ICU) - 32 Кбайт , имеет два порта с 128-битовыми шинами ; · Блок устройств целочисленной арифметики ( FXU) - содержит два целочисленных конвейера и два блока регистров общего назначения (по 32 32-битовых регистра ). Выполняет все целочисленные и логические операции , а также все операции обращения к памяти ; · Блок устройств плавающей точки (FPU) - содержит два конвейера для выполнения операций с плавающей точкой двойной точности , а также 54 64-битовых регистра плавающей точки ; · Четыре блока кэш-памяти данных - максимальный объем кэш-памяти первого уровня составляет 256 Кбайт . Каждый блок имеет два порта . У стройство реализует также ряд функций обнаружения и коррекции ошибок при взаимодействии с системой памяти ; · Блок управления памятью (MMU). Набор кристаллов POWER2 содержит порядка 23 миллионов транзисторов на площади 1217 квадратных мм и изготовлен по т ехнологии КМОП с проектными нормами 0.45 микрон . Рассеиваемая мощность на частоте 66.5 МГц составляет 65 Вт . Производительность процессора POWER2 по сравнению с POWER значительно повышена : при тактовой частоте 71.5 МГц она достигает 131 SPECint92 и 274 SP ECfp92. Эволюция архитектуры POWER в направлении архитектуры PowerPC Компания IBM распространяет влияние архитектуры POWER в направлении малых систем с помощью платформы PowerPC. Архитектура POWER в этой форме может обеспечивать уровень производительности и масштабируемость , превышающие возможности современных персональных компьютеров . PowerPC базируется на платформе RS/6000 в дешевой конфигурации . В архитектурном плане основные отличия этих двух разработок заключаются лишь в том , что системы PowerPC испо л ьзуют однокристальную реализацию архитектуры POWER, изготавливаемую компанией Motorola, в то время как большинство систем RS/6000 используют многокристальную реализацию . Имеется несколько вариаций процессора PowerPC, обеспечивающих потребности портативных изделий и настольных рабочих станций , но это не исключает возможность применения этих процессоров в больших системах . Первым на рынке был объявлен процессор 601, предназначенный для использования в настольных рабочих станциях компаний IBM и Apple. За ним п оследовали кристаллы 603 для портативных и настольных систем начального уровня и 604 для высокопроизводительных настольных систем . Наконец , процессор 620 разработан специально для серверных конфигураций и ожидается , что со своей 64-битовой организацией он обеспечит исключительно высокий уровень производительности . При разработке архитектуры PowerPC для удовлетворения потребностей трех различных компаний (Apple, IBM и Motorola) при сохранении совместимости с RS/6000, в архитектуре POWER было сделано несколь ко изменений в следующих направлениях : · упрощение архитектуры с целью ее приспособления ее для реализации дешевых однокристальных процессоров ; · устранение команд , которые могут стать препятствием повышения тактовой частоты ; · устранение архитектурных препятствий суперскалярной обработке и внеочередному выполнению команд ; · добавление свойств , необходимых для поддержки симметричной многопроцессорной обработки ; · добавление новых свойств , считающихся необходимыми для будущих прикладных программ ; · ясн ое определение линии раздела между "архитектурой " и "реализацией "; · обеспечение длительного времени жизни архитектуры путем ее расширения до 64-битовой . Архитектура PowerPC поддерживает ту же самую базовую модель программирования и назначение кодов опер аций команд , что и архитектура POWER. В тех местах , где были сделаны изменения , которые могли потенциально препятствовать процессорам PowerPC выполнять существующие двоичные коды RS/6000, были расставлены "ловушки ", обеспечивающие прерывание и эмуляцию с п омощью программного обеспечения . Такие изменения вводились , естественно , только в тех случаях , если соответствующая возможность либо использовалась не очень часто в кодах прикладных программ , либо была изолирована в библиотечных программах , которые можно п росто заменить . PowerPC 601 Первый микропроцессор PowerPC, PowerPC 601, в настоящее время выпускается как компанией IBM, так и компанией Motorola. Он представляет собой процессор среднего класса и предназначен для использования в настольных вычислительны х системах малой и средней стоимости . Он был разработан в качестве переходной модели от архитектуры POWER к архитектуре PowerPC и реализует возможности обеих архитектур . При этом двоичные коды RS/6000 выполняются на нем без изменений , что дало дополнитель н ое время разработчикам компиляторов для освоения архитектуры PowerPC, а также разработчикам прикладных систем , которые должны перекомпилировать свои программы , чтобы полностью использовать возможности архитектуры PowerPC. Процессор 601 базировался на одно кристальном процессоре IBM, который был разработан к моменту создания альянса трех ведущих фирм . Но по сравнению со своим предшественником , PowerPC 601 претерпел серьезные изменения в сторону повышения производительности и снижения стоимости . Например , в е го состав было включено более сложное устройство переходов , расширенные возможностями мультипроцессорной работы , включая интерфейс шины высокопроизводительного процессора 88110 компании Motorola. В Power 601 реализована суперскалярная обработка , позволяющ а я выдавать на выполнение в каждом такте 3 команды , возможно не в порядке их расположения в программном коде . Рис . 6.19. Блок-схема процессора Power PC 603 Процессор PowerPC 603 PowerPC 603 является первым микропроцессором в семействе PowerPC, который полностью поддерживает архитектуру PowerPC (рисунок 6.19). Он включает пять функцион альных устройств : устройство переходов , целочисленное устройство , устройство плавающей точки , устройство загрузки /записи и устройство системных регистров , а также две , расположенных на кристалле кэш-памяти для команд и данных , емкостью по 8 Кбайт . Посколь к у PowerPC 603 - суперскалярный микропроцессор , он может выдавать в эти исполнительные устройства и завершать выполнение до трех команд в каждом такте . Для увеличения производительности PowerPC 603 допускает внеочередное выполнение команд . Кроме того он об е спечивает программируемые режимы снижения потребляемой мощности , которые дают разработчикам систем гибкость реализации различных технологий управления питанием . При обработке в процессоре команды распределяются по пяти исполнительным устройствам в заданно м программой порядке . Если отсутствуют зависимости по операндам , выполнение происходит немедленно . Целочисленное устройство выполняет большинство команд за один такт . Устройство плавающей точки имеет конвейерную организацию и выполняет операции с плавающе й точкой как с одинарной , так и с двойной точностью . Команды условных переходов обрабатывается в устройстве переходов . Если условия перехода доступны , то решение о направлении перехода принимается немедленно , в противном случае выполнение последующих коман д продолжается по предположению (спекулятивно ). Команды , модифицирующие состояние регистров управления процессором , выполняются устройством системных регистров . Наконец , пересылки данных между кэш-памятью данных , с одной стороны , и регистрами общего назнач е ния и регистрами плавающей точки , с другой стороны , обрабатываются устройством загрузки /записи . В случае промаха при обращении к кэш-памяти , обращение к основной памяти осуществляется с помощью 64-битовой высокопроизводительной шины , подобной шине микропр оцессора MC88110. Для максимизации пропускной способности и , как следствие , увеличения общей производительности кэш-память взаимодействует с основной памятью главным образом посредством групповых операций , которые позволяют заполнить строку кэш-памяти за о дну транзакцию . После окончания выполнения команды в исполнительном устройстве ее результаты направляются в буфер завершения команд (completion buffer) и затем последовательно записываются в соответствующий регистровый файл по мере изъятия команд из буфер а завершения . Для минимизации конфликтов по регистрам , в процессоре PowerPC 603 предусмотрены отдельные наборы из 32 целочисленных регистров общего назначения и 32 регистров плавающей точки . PowerPC 604 Суперскалярный процессор PowerPC 604 обеспечивает о дновременную выдачу до четырех команд . При этом параллельно в каждом такте может завершаться выполнение до шести команд . На рисунке 6.20 представлена блок-схема процессора 604. Процессор включает шесть исполнительных устройств , которые могут работать пара л лельно : · устройство плавающей точки (FPU); · устройство выполнения переходов (BPU); · устройство загрузки /записи (LSU); · три целочисленных устройства (IU): · два однотактных целочисленных устройства (SCIU); · одно многотактное целочисленное устройс тво (MCIU). Такая параллельная конструкция в сочетании со спецификацией команд PowerPC, допускающей реализацию ускоренного выполнения команд , обеспечивает высокую эффективность и большую пропускную способность процессора . Применяемые в процессоре 604 буфе ра переименования регистров , буферные станции резервирования , динамическое прогнозирование направления условных переходов и устройство завершения выполнения команд существенно увеличивают пропускную способность системы , гарантируют завершение выполнения к о манд в порядке , предписанном программой , и обеспечивают реализацию модели точного прерывания . В процессоре 604 имеются отдельные устройства управления памятью и отдельные по 16 Кбайт внутренние кэши для команд и данных . В нем реализованы два буфера преобр азования виртуальных адресов в физические TLB (отдельно для команд и для данных ), содержащие по 128 строк . Оба буфера являются двухканальными множественно-ассоциативными и обеспечивают переменный размер страниц виртуальной памяти . Кэш-памяти и буфера TLB и спользуют для замещения блоков алгоритм LRU. Рис . 6.20. Блок-схема процессора Power PC 604 Процессор 604 имеет 64-битовую внешнюю шину данных и 32-битовую шину адреса . Интерфейсный протокол процессора 604 позволяет нескольким главным устройствам шины кон курировать за системные ресурсы при наличии централизованного внешнего арбитра . Кроме того , внутренние логические схемы наблюдения за шиной поддерживают когерентность кэш-памяти в мультипроцессорных конфигурациях . Процессор 604 обеспечивает как одиночные, так и групповые пересылки данных при обращении к основной памяти . PowerPC 620 К концу 1995 года ожидается появление нового процессора PowerPC 620. В отличие от своих предшественников это будет полностью 64-битовый процессор . При работе на тактовой частот е 133 МГц его производительность оценивается в 225 единиц SPECint92 и 300 единиц SPECfp92, что соответственно на 40 и 100% больше показателей процессора PowerPC 604. Подобно другим 64-битовым процессорам , PowerPC 620 содержит 64-битовые регистры общего на значения и плавающей точки и обеспечивает формирование 64-битовых виртуальных адресов . При этом сохраняется совместимость с 32-битовым режимом работы , реализованным в других моделях семейства PowerPC. В процессоре имеется кэш-память данных и команд общей емкостью 64 Кбайт , интерфейсные схемы управления кэш-памятью второго уровня , 128-битовая шина данных между процессором и основной памятью , а также логические схемы поддержания когерентного состояния памяти при организации многопроцессорной системы . Процес сор PowerPC 620 нацелен на рынок высокопроизводительных рабочих станций и серверов . В заключении отметим , что в иллюстрациях к курсу приведены основные характеристики некоторых современных систем , построенных на рассмотренных в данном разделе процессорах.
1Архитектура и строительство
2Астрономия, авиация, космонавтика
 
3Безопасность жизнедеятельности
4Биология
 
5Военная кафедра, гражданская оборона
 
6География, экономическая география
7Геология и геодезия
8Государственное регулирование и налоги
 
9Естествознание
 
10Журналистика
 
11Законодательство и право
12Адвокатура
13Административное право
14Арбитражное процессуальное право
15Банковское право
16Государство и право
17Гражданское право и процесс
18Жилищное право
19Законодательство зарубежных стран
20Земельное право
21Конституционное право
22Конституционное право зарубежных стран
23Международное право
24Муниципальное право
25Налоговое право
26Римское право
27Семейное право
28Таможенное право
29Трудовое право
30Уголовное право и процесс
31Финансовое право
32Хозяйственное право
33Экологическое право
34Юриспруденция
 
35Иностранные языки
36Информатика, информационные технологии
37Базы данных
38Компьютерные сети
39Программирование
40Искусство и культура
41Краеведение
42Культурология
43Музыка
44История
45Биографии
46Историческая личность
47Литература
 
48Маркетинг и реклама
49Математика
50Медицина и здоровье
51Менеджмент
52Антикризисное управление
53Делопроизводство и документооборот
54Логистика
 
55Педагогика
56Политология
57Правоохранительные органы
58Криминалистика и криминология
59Прочее
60Психология
61Юридическая психология
 
62Радиоэлектроника
63Религия
 
64Сельское хозяйство и землепользование
65Социология
66Страхование
 
67Технологии
68Материаловедение
69Машиностроение
70Металлургия
71Транспорт
72Туризм
 
73Физика
74Физкультура и спорт
75Философия
 
76Химия
 
77Экология, охрана природы
78Экономика и финансы
79Анализ хозяйственной деятельности
80Банковское дело и кредитование
81Биржевое дело
82Бухгалтерский учет и аудит
83История экономических учений
84Международные отношения
85Предпринимательство, бизнес, микроэкономика
86Финансы
87Ценные бумаги и фондовый рынок
88Экономика предприятия
89Экономико-математическое моделирование
90Экономическая теория

 Анекдоты - это почти как рефераты, только короткие и смешные Следующий
Велика Москва, а припарковаться негде.
Anekdot.ru

Узнайте стоимость курсовой, диплома, реферата на заказ.

Банк рефератов - РефератБанк.ру
© РефератБанк, 2002 - 2016
Рейтинг@Mail.ru