Реферат: Синтез логических схем - текст реферата. Скачать бесплатно.
Банк рефератов, курсовых и дипломных работ. Много и бесплатно. # | Правила оформления работ | Добавить в избранное
 
 
   
Меню Меню Меню Меню Меню
   
Napishem.com Napishem.com Napishem.com

Реферат

Синтез логических схем

Банк рефератов / Программирование

Рубрики  Рубрики реферат банка

закрыть
Категория: Реферат
Язык реферата: Русский
Дата добавления:   
 
Скачать
Архив Zip, 366 kb, скачать бесплатно
Заказать
Узнать стоимость написания уникального реферата

Узнайте стоимость написания уникальной работы

5 Синтез логических схем для хранения и переработки информации. Зада ча№ 1 Синтез реверсивного регистра сдвига. Регистр на 10 разрядов . Использовать триггеры типа D. Решение Регистры представляют собой узлы цифровых систем , предназначенные для записи и хранения двоичных кодов . Например : Если необходимо сложить два числа А и В , то необходима их предварительная запись в два регистра. Т . к . Схема регистра должна хранить двоичные цифры , а триггер предназначен для записи и хранения 0 или 1, то схема регистра должна содержать столько триггеров , сколько двоичных цифр необходимо хра нить . Обычно регистры строят , используя триггеры типа D. В качестве примера представим структуру регистра , предназначенного для записи и хранения 4-ёх разрядных двоичных чисел. В представленной схеме выходы Q3, Q2, Q1, Q0 являются прямыми выходами регистра , в то время как необязательные выходы Q3, Q2, Q1, Q0 являются инверсными выходами регистра. Для реализаций операций сдвига влево /вправо могут использоваться либо мультиплексоры , либо регистры . Регистр , способный сдвигать данные в обоих направлениях , назыв ается реверсивным сдвигающим регистром (РСР ). Синтез РСР. Выполним синтез РСР на триггерах типа D. Составим таблицу , в которой отразим текущее и следующее состояние каждого из триггеров регистра . При этом будем полагать , что регистр 3-ёх разрядный . Так к ак регистр должен сдвигать либо влево , либо вправо , то в этой таблице следует в отдельном столбце записывать значение специального управляющего сигнала SL/R. Кроме того , таблица будет содержать значения , которые нужно подавать на входы D каждого из тригге р ов при переходе от текущего состояния в следующее состояние. SL/R t t+1 D 2 D 1 D 0 Q 2 Q 1 Q 0 Q 2 Q 1 Q 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 0 0 1 0 0 0 0 1 1 1 1 0 1 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 0 1 1 0 1 0 0 1 0 0 0 1 1 1 1 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 1 1 0 0 1 0 0 1 1 1 0 0 0 1 0 0 1 0 1 1 0 1 0 1 0 0 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 Заполним диаграмму Вейча-Карно с тем , чтобы получить логические выра жения для D 2 , D 1 , D 0 . OO O1 11 1O OO O1 11 1O OO O1 11 1O OO 1 1 OO 1 1 OO O1 1 1 O1 1 1 O1 11 11 1 1 1 1 11 1 1 1O 1O 1O 1 1 D 2 = SL/R* Q 1 D 1 = SL/R* Q 0 SL/R* Q 2 D 0 = SL/R* Q 1 По полученным логическим выражениям синтезируем схему регистра. На основе полученных логических выражений и синтезированной схемы можно получить логическое выражение и схему для i-го триггера. D i = SL/R* Q i - 1 SL/R* Q i + 1 На основе полу ченного выражения можно построить схему заданного регистра. Задача№ 2 Синтез асинхронного двоичного счётчика , выполняющего прямой счёт , с модулем счёта равным 26, используя триггеры типа D. Решение Самыми простыми двоичными счётчиками являются асинхронные двоичные счётчики (АДС ).Пусть к =3, тогда АДС с М =2^3 будет выглядеть : Представленная схема является схемой АДС , обеспечивающего суммирование входных импульсов ( с прымым счётом ). Представленная временная диаграмма поясняет работу асинхронного 3-х разрядного счётчика. Таблица переходов для прямого счёта записывается так : 000 001 010 011 100 101 110 111 Младший триггер счётчика срабатывает по срезу входных импульсов на линии clk. Как видно из диаграммы состояние на выходе младшего триггера меняется после каждого среза входных синхроимпульсов . Так как средний триггер синхронизируется прямым в ыходом соседнего младшего триггера , то состояние на его выходе будет менятся при формировании среза на выходе Q 0 .Так же как и на Q 2 . Преимуществом этой схемы является простота структуры,наряду с этим есть огромный недостаток : с ростом разрядности , то ес ть числа триггеров счётчика , возрастает суммарная задержка срабатывания самого старшего триггера счётчика , что означает необходимость уменшения частоты входных синхроимпульсов . Иначе говоря , в АДС невозможно обеспечить высокие рабочие частоты. Если вход с инхронизации соседнего старшего триггера пдключить к обратному выходу соседнего триггера , то счётчик станет вычитающим . В этом случае говорят,что имеет место обратный счёт. Осуществим синтез заданного АДС : Определим количество триггеров log 2 26=5. Перевед ём число 26 из десятичной системы счисления в двоичную : 26 2 = 11010 2 . Изобразим схему заданного АДС : Задача№ 3 Синтез синхронного двоичного счётчика , выполняющего обратный счёт , с модулем счёта равным 14, используя триггеры типа JK и логику И-НЕ. Решение Используем триггеры типа JK. Определим количество триггеров. M = log 2 14 = 4 Строится таблица переходов счётчика . При этом ипсользуется таблица переходов соответствующего триггера. Q t Q t+1 J K 0 0 0 * 0 1 1 * 1 0 * 1 1 1 * 0 Для счётчика с к = 14 таблица переходов будет выглядеть следующим образом : Q 3 Q 2 Q 1 Q 0 Q 3 ' Q 2 ' Q 1 ' Q 0 ' J 3 K 3 J 2 K 2 J 1 K 1 J 0 K 0 0 0 0 0 1 1 0 1 1 * 1 * 0 * 1 * 1 1 0 1 1 1 0 0 * 0 * 0 0 * * 1 1 1 0 0 1 0 1 1 * 0 * 1 1 * 1 * 1 0 1 1 1 0 1 0 * 0 0 * * 0 * 1 1 0 1 0 1 0 0 1 * 0 0 * * 1 1 * 1 0 0 1 1 0 0 0 * 0 0 * 0 * * 1 1 0 0 0 0 1 1 1 * 1 1 * 1 * 1 * 0 1 1 1 0 1 1 0 0 * * 0 * 0 * 1 0 1 1 0 0 1 0 1 0 * * 0 * 1 1 * 0 1 0 1 0 1 0 0 0 * * 0 0 * * 1 0 1 0 0 0 0 1 1 0 * * 1 1 * 1 * 0 0 1 1 0 0 1 0 0 * 0 * * 0 * 1 0 0 1 0 0 0 0 1 0 * 0 * * 1 1 * 0 0 0 1 0 0 0 0 0 * 0 * 0 * * 1 1 1 1 0 0 0 0 0 * 1 * 1 * 1 0 * 1 1 1 1 0 0 0 0 * 1 * 1 * 1 * 1 Строим диаграмму Вейча-Карно для функции управления J и K каждого из триггеров , используя таблицу пер еходов счётчика. По диаграммам выполним минимизацию соответствующих функций , то есть получаем минимальные дизъюнктивные нормальные формы для всех сигналов J и K. OO O1 11 1O OO O1 11 1O OO O1 11 1O OO O1 11 1O OO 1 OO * * * * OO 1 OO * * * * O1 O1 * * * * O1 * * * * O1 1 11 * * * * 11 1 11 * * * * 11 1 1 1 1O * * * * 1O 1 1 1O 1 1O * * * * J 3 = Q 2 *Q 1 *Q 0 K 3 = Q 2 *Q 1 *Q 0 Q 1 *Q 0 J 2 = Q 1 *Q 0 K 2 = Q 1 *Q 0 Q 3 *Q 1 OO O1 11 1O OO O1 11 1O OO O1 11 1O OO O1 11 1O OO * * OO * * 1 OO 1 * * 1 OO * 1 1 * O1 1 * * O1 * * 1 O1 1 * * 1 O1 * 1 1 * 11 1 * * 11 * * 1 1 11 1 * * 11 * 1 1 * 1O 1 * * 1O * * 1 1O 1 * * 1 1O * 1 1 * J 1 = Q 3 *Q 0 Q 2 *Q 0 K 1 = Q 0 Q 3 *Q 2 J 0 = Q 1 Q 3 Q 3 *Q 2 K 0 = 1 По полученным выражениям можно построить схему заданного счётчика : Задача№ 4 Синтез последовательного восьмиразрядного сумматора. Решение При сложении двоичных чисел на уровне I-го разряда необходимо учитывать двоичные цифры a i и b i , а также возможный перенос из соседнего младшего разряда . Элементарное устройство , выполняющее суммирование указанных двоичных цифр называется полным одноразрядным двоичным сумматором (ПОДС ). Синтез ПОДС выполняется классическим путём , то есть начинается с таблицы истинности . Функции , описывающ ие выходы S i и C i зависят от 3-х переменных a i , b i и c i ; поэтому таблица истинности будет выглядеть следующим образом : a i b i C i-1 S i C i OO O1 11 1O 0 0 0 0 0 O 1 1 0 1 0 1 0 1 1 1 1 0 0 1 0 1 1 0 0 1 S i = a i *b i *C i-1 a i *b i *C i-1 a i *b i *C i-1 a i *b i *C i-1 0 0 1 1 0 0 1 1 0 1 OO O1 11 1O 1 0 1 0 1 O 1 1 1 1 1 1 1 1 1 1 C i = a i *b i C i-1 *b i a i *C i-1 Логическая схема ПОДС в базисе И-ИЛИ-НЕ будет выглядеть следующим образом : В общем случае нам необходимо складывать n-разрядные двоичные числа . Для сложения таких чисел необходимо взять n ПОДС. Структура n-разрядного двоичного сумматора называетс я сумматором с последовательным распределением переноса. Преимуществом такого сумматора является простота и низкая стоимость схемы . Недостатком является его низкое быстродействие , то есть большое время суммирования двоичных чисел. Легко заметить , что вре мя суммирования двоичных чисел на таком сумматоре возрастает с ростом разрядности складываемых чисел. Если требуется быстрое суммирование двоичных чисел независимо от их разрядности , используют схему сумматора , в которой реализуется так называемый ускорен ный перенос . В таком сумматоре , наряду с одноразрядными двоичными сумматорами , используется специальная схема ускоренного переноса . При этом одноразрядные сумматоры складывают двоичные цифры исходных чисел с учётом переносов вырабатываемых схемой ускоренн о го переноса . Так как подобная схема вычисляет все переносы одновременно (параллельно ), то при суммировании чисел не приходится ждать последовательной генерации требуемых переносов. На базе полученной схемы одноразрядного двоичного сумматора можно построит ь заданный сумматор . При этом нужно осуществлять загрузку двух восьмиразрядных чисел , а также сдвиг результата вправо. Таким образом схема заданного сумматора будет выглядеть следующим образом :
1Архитектура и строительство
2Астрономия, авиация, космонавтика
 
3Безопасность жизнедеятельности
4Биология
 
5Военная кафедра, гражданская оборона
 
6География, экономическая география
7Геология и геодезия
8Государственное регулирование и налоги
 
9Естествознание
 
10Журналистика
 
11Законодательство и право
12Адвокатура
13Административное право
14Арбитражное процессуальное право
15Банковское право
16Государство и право
17Гражданское право и процесс
18Жилищное право
19Законодательство зарубежных стран
20Земельное право
21Конституционное право
22Конституционное право зарубежных стран
23Международное право
24Муниципальное право
25Налоговое право
26Римское право
27Семейное право
28Таможенное право
29Трудовое право
30Уголовное право и процесс
31Финансовое право
32Хозяйственное право
33Экологическое право
34Юриспруденция
 
35Иностранные языки
36Информатика, информационные технологии
37Базы данных
38Компьютерные сети
39Программирование
40Искусство и культура
41Краеведение
42Культурология
43Музыка
44История
45Биографии
46Историческая личность
47Литература
 
48Маркетинг и реклама
49Математика
50Медицина и здоровье
51Менеджмент
52Антикризисное управление
53Делопроизводство и документооборот
54Логистика
 
55Педагогика
56Политология
57Правоохранительные органы
58Криминалистика и криминология
59Прочее
60Психология
61Юридическая психология
 
62Радиоэлектроника
63Религия
 
64Сельское хозяйство и землепользование
65Социология
66Страхование
 
67Технологии
68Материаловедение
69Машиностроение
70Металлургия
71Транспорт
72Туризм
 
73Физика
74Физкультура и спорт
75Философия
 
76Химия
 
77Экология, охрана природы
78Экономика и финансы
79Анализ хозяйственной деятельности
80Банковское дело и кредитование
81Биржевое дело
82Бухгалтерский учет и аудит
83История экономических учений
84Международные отношения
85Предпринимательство, бизнес, микроэкономика
86Финансы
87Ценные бумаги и фондовый рынок
88Экономика предприятия
89Экономико-математическое моделирование
90Экономическая теория

 Анекдоты - это почти как рефераты, только короткие и смешные Следующий
- Знаешь, как улучшить вкус и качество воды?
- Купить фильтр для воды?.
- Нет, надо положить в воду огромный кусман мяса и поставить на газ.
Anekdot.ru

Узнайте стоимость курсовой, диплома, реферата на заказ.

Обратите внимание, реферат по программированию "Синтез логических схем", также как и все другие рефераты, курсовые, дипломные и другие работы вы можете скачать бесплатно.

Смотрите также:


Банк рефератов - РефератБанк.ру
© РефератБанк, 2002 - 2016
Рейтинг@Mail.ru