Курсовая: Процессор для ограниченного набора команд - текст курсовой. Скачать бесплатно.
Банк рефератов, курсовых и дипломных работ. Много и бесплатно. # | Правила оформления работ | Добавить в избранное
 
 
   
Меню Меню Меню Меню Меню
   
Napishem.com Napishem.com Napishem.com

Курсовая

Процессор для ограниченного набора команд

Банк рефератов / Радиоэлектроника

Рубрики  Рубрики реферат банка

закрыть
Категория: Курсовая работа
Язык курсовой: Русский
Дата добавления:   
 
Скачать
Архив Zip, 133 kb, скачать бесплатно
Заказать
Узнать стоимость написания уникальной курсовой работы

Узнайте стоимость написания уникальной работы

20 СОДЕРЖАНИЕ Исходные данные Техническое задание 1. Алгоритм работы процессора 1.1 Выбор и обоснование алгоритма 1.2 Техническое описание алгоритма 2. Структурная электрическая схема цен тральной части ЭВМ 2.1 Выбор и обоснования структурной электрической схемы центральной части ЭВМ 2.2 Техническое описание структурной электрической схемы центральной части ЭВМ 3. Функциональная электрическая схема процессора 3.1 Выбор и обоснование функцио нальной электрической схемы процессора 3.2 Техническое описание функциональной электрической схемы - операционная часть 3.3 Техническое описание функциональной электрической схемы - управляющая часть 4. Принципиальная электрическая схема РОН и ИАЛУ 4.1 Выб ор и обоснование элементной базы 4.2 Используемые цифровые микросхемы и их параметры 4.3 Техническое описание принципиальной электрической схемы РОН 4.4 Техническое описание принципиальной электрической схемы ИАЛУ 5. Расчетная часть 5.1 Проверочный нагрузо чный расчет для блока 5.1.1 Проверочный нагрузочный расчет для РОН 5.1.2 Проверочный нагрузочный расчет для ИАЛУ 5.2 Расчет потребляемой мощности блока 5.2.1 Расчет потребляемой мощности РОН 5.2.2 Расчет потребляемой мощности ИАЛУ 5.3 Расчет надежности для блока 5.3.1 Расчет надежности для РОН 5.3.2 Расчет надежности для ИАЛУ Заключение Литература 2 3 5 5 5 9 9 9 11 11 11 12 20 20 22 29 30 32 32 32 32 33 33 33 33 33 33 35 36 ИСХОДНЫЕ ДАННЫЕ Операции : - сложение ; - вычитание ; - умножение ; - И ; - ИЛИ ; - сложение по модулю два ; - запись ; - загрузка ; - УП по флагу ; - БПВ ; - ОСТАНОВ. Режимы адресации : - прямая ; - Регистровая ; - относительная с базированием и индексированием ; - стековая. 1.1.1 Адресность команд – 2 1.1.1.1 Форма представления числа – фиксирования точка Разрядность чисел – 32 Объем ОЗУ – 16 Мбайта Количество РОН – 8 Ширина выборки из ОЗУ – 2 байта Тип АЛУ – многофункциональное Критерий проектирования – максима льное быстродействие Устройство управления – УУ и УА АЛУ с программируемой логикой с регулярной адресацией ТЕХНИЧЕСКОЕ ЗАДАНИЕ 1. Основание для проведения работ Выполнение курсового проекта по ТиП ЭВМ в соответствии с учебным планом. 2. Наименование раз рабатываемого изделия Процессор для ограниченного набора команд. 3. Заказчик и исполнитель 3.1 Заказчик : Кафедра ВТ МГИРЭА (ТУ ) 3.2 Исполнитель : Студенты гр . ВСС -2-93 Терехов Дмитрий Александрович Терехова Ольга Николаевна 4. Технические требования 4.1 Форматы команд Для выполнения заданных в курсовом проекте операций используются следующие форматы команд : КОП R 1 R b R x Д 0 4 5 7 8 10 11 13 14 31 Формат RX – совмещение регистрового и относительного с базированием и индексирован ием режимов адресации 1.2 КОП R 1 Adr 0 4 5 7 8 31 Формат RS – использование прямого и регистрового режимов адресации 1.3 КОП 1.4 Adr 0 4 5 28 S – прямой режим адресации КОП 0 4 Безадресная команда – использование только кода операции , необходима для операции ОСТАНОВ 1разряд КОП – указывает выполняется операция в АЛУ или вне его. 1 разряд =0 действия выполняются в АЛУ. 1 разряд =1 действия выполняются вне АЛУ. 2 разряд КОП – указывает на режимы адресации. Если операция выполняется в АЛУ 2 разряд =0 использование RX при сложении , вычитании и умножении. 2 разряд =1 исп ользование RS при логических операциях. Если операции выполняются вне АЛУ 2 разряд =0 формат RS при записи и загрузке. 2 разряд =1 формат S при переходах . 3 и 4 разряды указывают на конкретный тип операции. 4.2 Система счисления Используются числа с ф иксированной точкой в дополнительной коде 1.5 ЗН 1.6 ПОЛЕ ЧИСЛА 0 1 31 При выполнении арифметических операций используется модифицированный дополнит ельный код. При выполнении логических операций используются числа без знака ПОЛЕ ЧИСЛА 0 31 4.3 Система команд и правила их выполнения 1.7 Операция Формат КОП 1.8 Описание 1.9 Сложение RX 00000 R 1 ¬ (R 1 ) + ОЗУ [A исп ] А исп = (R b )+(R x )+D Вычитание RX 00001 R 1 ¬ (R 1 ) + щ ОЗУ [A исп ] А исп = (R b )+(R x )+D Умножение RX 00010 R 1 ¬ (R 1 ) ґ ОЗУ [A исп ] А исп = (R b )+(R x )+D И RS 00100 R 1 ¬ (R 1 ) Щ ОЗУ [Adr] ИЛИ RS 00101 R 1 ¬ (R 1 ) Ъ ОЗУ [Adr] Е RS 00110 R 1 ¬ (R 1 ) Е ОЗУ [Adr] Запись RS 01000 ОЗУ [Adr] ¬ (R 1 ) Загрузка RS 01001 R 1 ¬ ОЗУ [Adr] БПВ S 01100 СТЕК ¬ (СК ) (СК ) ¬ адрес перехода УП по флагу S 01101 (СК ) ¬ адрес перехода ОСТАНОВ 10000 Останов системы 4.4 Тип АЛУ – многофункциональное. 4.5 Ширина выборки из ОЗУ – 2 байта. 4.6 Емкост ь ОЗУ – 16 Мбайта 4.7 Используются 2 управляющих автомата – для АЛУ и для общего управления с программируемой логикой и с регулярной адресацией. 4.8 Критерий проектирования – максимальное быстродействие. 4.9 Требования к элементной базе – максимальная ф ункциональная полнота. Использование технологии ТТЛШ. 5. Требования к надежностным характеристикам t наработки на отказ і 1500ч. 1. АЛГОРИТМ РАБОТЫ ПРОЦЕССОРА 1.1 Выбор и обоснование алгоритма Для удобства проек тирования вычислительного устройства необходимо разработать алгоритм . Вычислительный процесс разбивается на шаги , каждый шаг изображается в виде блока , а весь вычислительный процесс в виде последовательности блоков . Исходя из заданного критерия проектиров а ния выберем алгоритм работы процессора , при котором должно обеспечиваться максимальное быстродействие , следует отметить , что графическое изображение алгоритма должно точно и четко отображать вычислительный процесс , являясь наглядным способом документирова н ия процесса описания решения задания с помощью процессора . Таким образом , при выполнении арифметических или логических операций , а также при использовании индексного АЛУ данные в регистры будут заноситься одновременно , это обеспечивается за счет наличия д вух портов при обращении и при считывании из РОН . За счет такого фактора значительно повышается быстродействие работы процессора . Отметим также , так как при проектировании используются два управляющих автомата , то функционирование процессора будет приведе н о на двух схемах алгоритма - разделение для логических и арифметических операций выполняемых АЛУ и для остального функционирования 1.2 Техническое описание алгоритма При начале функционирования процессора производится установка в нулевое состояние счетчи ка стека – дно стека , установка счетчика команд в начальное состояние равное 16 10 , т.е . первая команда будет выбрана из ОЗУ по адресу 16 10 . На регистр адреса ОЗУ засылается значение адреса СТК и по данному адресу выбирается и пересылается команда в старшие 16 разрядов RGbuf, инкремент СТК (операторная вершина F12). После увеличения счетчика команд идет проверка на максимальное значение , при максимуме выставляется флажок и происходит переход на ОСТАНОВ . Далее производится довыборка команды в младшие разряды аналогичным путем . Команда пересылается в RGK, происходит дешифрация команды и производится формирование исполнительного адреса. Команды формата RX. Для формата RX проверяются на нуль поля R b и R x , в случае равенства нулю на RGadr пересылается значение поля D (операторная вершина X15) и А 2 исп будет сформирован. В случае R b =0, то на RG2IALU засылается операнд из РОН , адрес которого указан по полю R x в RGK (операторная вершина А B18), производится сложение данного регистра и смещения D. При наличии перепо лнения выставляется флажок и процессор переходит в режим ОСТАНОВ , иначе получаем А 2 исп в RGadr. В случае R x =0, то на RG1IALU засылается операнд из РОН , адрес которого указан по полю R b в RGK (операторная вершина Y17), производится сложение данного регистр а и смещения D. При наличии переполнения выставляется флажок и процессор переходит в режим ОСТАНОВ , иначе получаем А 2 исп в RGadr. В случае R b № 0 и R x № 0, то на RG1IALU заносится значение РОН , адре с которого берется из поля R b , а на RG2IALU заносится значение РОН , адрес которого берется по полю R x (операторная вершина M17). В RGadr суммируются содержимое регистров (операторная вершина M18) и при отсутствии переполнения происходит сложение полученной суммы со значением поля D, таким образом , получаем А 2 исп . После формирования исполнительного адреса , данные для выполнения операций выдаются на шины , а затем заносятся в соответствующие регистры АЛУ (операторная вершина А E45), далее происходит дешифрация кода операции 3 и 4 бита для определения конкретного типа операции . Операнды представлены в дополнительном коде. Сложение. Выполняется сложение содержимого регистров АЛУ с записью результата в RGres. При наличии переполнения выставляется соответствующий флажок в RGf и процессор переходи в режим ОСТАНОВ . При отсутствии переполнения выставляется флажок , говорящий о положительном или отрицательном значении данных , а также проверяется условие на нулевой результат (операторная вершина E19) с выставлением соо т ветствующего флажка . После этого результат выдается на шину и затем заносится в соответствующий РОН (операторная вершина D22). Вычитание. Операция вычитание заменяется операцией сложения , однако , второе слагаемое инвертируется , а на сумматор подается вход ной перенос (операторная вершина K11). Так как операция сводится к сложению , дальнейшие действия повторяются в порядке указанном выше начиная с проверки на переполнение. Умножение. При умножении счетчик циклов устанавливается в значение равное 31 10 и в нуль устанавливается RGres (операторная вершина AA8). Младший разряд RG1ALU - множитель проверяется на равенство единице . При равенстве суммируется значение– множимое со значением регистра результата . Далее , а также и при равенстве нулю младшего разряда м н ожителя происходит сдвиг вправо на один разряд RG1ALU и RGres (операторная вершина Y14). Затем проверяется значение счетчика циклов на равенство нулю , при отсутствии нуля повторяется цикл с операторной вершины AA11. При установке счетчика циклов в нулевое состояние проверяется условие на положительное или отрицательное значение множителя , если множитель отрицательное число , то произведение чисел дополнительного кода получается прибавлением поправки к произведению дополнительных кодов сомножителей (поправка – проинвертируемое множимое и подача на сумматор входного переноса ). После выполнения умножения результат необходимо округлить (операторная вершина Y21), к значению результата прибавляется ранее сдвинутый младший 32 разряд . Команды формата RS. Логиче ские операции. RGadr загружается содержимым поля RGK(8:31), адрес передается на регистр адреса ОЗУ , по которому на буферный регистр заносятся данные , сначала старшие , а затем младшие разряды . В RG1ALU заносятся данные из буфера , а на RG2ALU заносятся данны е из РОН (РОН выбирается по полю R1),операнды из буфера и из РОН выдаются на шины ШД 0 и ШД 1 , а затем уже непосредственно в регистры индексного АЛУ – операторная вершина АР 18. Далее дешифрация 3 и 4 бита кода операции. После дешифрации выполняются логически е операции И (операторная вершина T4), ИЛИ (операторная вершина Z4) и сложение по модулю два (операторная вершина AG4). Каждая операция при завершении проверяется на равенство результата нулевому значению , затем содержимое RGres переносится в соответствую щ ий РОН через шину данных. Запись. По данной команде производится запись из РОН , адрес которого указан в поле R1, в ОЗУ [Adr]. В СТ adr заносится адрес ячейки памяти . В регистр буфера из РОН пересылается операнд , затем из СТ adr содержимое пересылается в реги стр адреса ОЗУ , а в регистр слова ОЗУ пересылаются старшие 16 разрядов (вершина M37), СТ adr увеличивается на единицу , проверяется на максимальное значение . При отсутствии максимума в ОЗУ передаются младшие 16 разрядов (M46). При полном заполнении СТ adr, в ы ставляется флажок о переполнении и переход на ОСТАНОВ. Загрузка. Загрузка операнда производится из ячейки ОЗУ по адресу , занесенному в регистр адреса ОЗУ из CTadr (вершина Т 37) в один из РОН . Загрузка производится через буферный регистр (вершина Т 40) снач ала старших , а затем младших разрядов . Из буфера 32 разрядный операнд передается в РОН , адрес которого указан по полю R1 (операторная вершина Т 51). Команды формата S. Условный переход по флагу. Анализируется флаг Z, характеризующий нулевое значение резул ьтата , флаг вырабатывается в АЛУ . При наличии этого флажка в СТК заносится адрес перехода (вершина В 34), взятый по полю Adr из RGK. В противном случае переход на начало. Безусловный переход с возвратом. Для выполнения данной команды используется стек , нах одящийся в ОЗУ . Указателем стека является СТ ST. При получении КОП данной команды СТК заносится в буферный регистр (вершина F33). Содержимое СТ ST заносится в регистр адреса ОЗУ , а старшие разряды RGbuf заносятся в регистр слова ОЗУ (вершина F36). СТ ST увел и чивается на единицу , проверяется на переполнение и при отсутствии его происходит повтор , начиная с заноса содержимого СТ ST в регистр адреса ОЗУ (операторная вершина F46). СТ ST увеличивается на единицу , проверяется на переполнение , при отсутствии переполне н ия в счетчик команд заносится адрес перехода , взятый из RGK по полю Adr [5:28]. Останов. При проверке 0-го разряда КОП и равенстве его единице выставляется в единичное состояние триггер END (вершина C26) и процессор заканчивает обработку программ. 2. С ТРУКТУРНАЯ ЭЛЕКТРИЧЕСКАЯ СХЕМА ЦЕНТРАЛЬНОЙ ЧАСТИ ЭВМ 2.1 Выбор и обоснование структурной электрической схемы Для построения схем других типов , а также для общего ознакомления с изделием необходима структурная электрическая схема . Определяется основной сос тав центральной части ЭВМ . Особенностями разработки процессора : будут использованы регистры общего назначения с доступом по двум портам (один порт только на чтение ), используются два устройства управления с программируемой логикой (общее УУ и местный упра в ляющий автомат для АЛУ ). Центральная часть (ОЗУ + ЦП ) также содержит АЛУ , ИАЛУ , RGK, CTK, CTST, RGbuf. 2.2 Техническое описание структурной электрической схемы В состав центральной части ЭВМ , представленной на структурной схеме входят следующие компонен ты : Арифметико-логическое устройство состоит из двух регистров для приема и фиксации исходных операндов RG1ALU и RG2ALU, причем RG2ALU имеет кроме прямых выводов также инверсные выходы , сумматора для выполнения арифметических операций , регистра результата RGALURES. RG1ALU и RG2ALU являются сдвиговыми . Содержатся логические элементы для выполнения операций И , ИЛИ , исключающее ИЛИ . CTsycl служит для счета циклов при операции умножения . В состав АЛУ также входят комбинационные схемы , формирующие флаги о пере п олнении , о знаке и о нулевом результате. RGALURES имеет 32 разрядом триггер , предназначенный для округления результата при умножении. АЛУ содержит собственный управляющий автомат с программируемой логикой с регулярной адресацией содержащий , предназначенный для формирования необходимой последовательности управляющих сигналов для функциональных узлов АЛУ и осведомительных сигналов для общего управляющего устройства. RON - регистры общего назначения . Предназначены для хранения данных , модификаторов , необходимы х для вычисления исполнительного адреса для обращения к ОЗУ. УУ - устройство управления с программируемой логикой с регулярной адресацией . Формирует последовательности управляющих сигналов для всех функциональных узлов процессора и осведомительных сигналов чтения и записи для ОЗУ. СТК - счетчик адреса команды предназначен для вычисления продвинутого адреса команды . Имеет 22 разряда. RGK - регистр команд предназначен для хранения выполняемой команды . На своем выходе имеет комбинационные схемы для проверки не допустимости 0-го РОН в качестве места хранения модификаторов для вычисления исполнительных адресов. RGbuf - буферный регистр для приема с 16-разрядной ШД , накопления и выдачи на 32-разрядную ШД 0 и выдачи на ШД 1 обратного действия. СТ ST - указатель стека. Индексное АЛУ предназначено для вычисления исполнительного адреса . Включает два регистра RG1IALU и RG2IALU для приема и фиксации модификаторов из РОН . Сумматор складывает содержимое регистров и прибавляет к ним смещение поступающее сразу из RGK. Результат записывается в регистр адреса . CTadr предназначен для принятия , хранения , передачи и при необходимости работы в счетном режиме , адресов на ША , рассчитанных а самом ИАЛУ , принятых из RGK. Внутри процессора имеются внутренние шины данных ШД 0 и ШД 1 . Они пр едназначены для одновременной выдачи в ИАЛУ и в АЛУ данных - работа с двухпортовый РОН . Это значительно повышает быстродействие , что обеспечивает требуемый критерий проектирования. 3. ФУНКЦИОНАЛЬНАЯ ЭЛЕКТРИЧЕСКАЯ СХЕМА ПРОЦЕССОРА 3.1 Выбор и обоснование функциональной электрической схемы Функциональная схема поясняет процессы , происходящие в проектируемом процессоре . На данной схеме показаны функциональные узлы , участвующие в процессе , и связи между этими узлами . Функциональная схема строится на основе с труктурной электрической схемы , и дает возможность для дальнейшего построения принципиальной электрической схемы как отдельного блока , так и устройства в целом. В виду того , что необходимо максимальное быстродействие используется двухпортовый РОН , в связи с этим внутри процессора имеются две шины данных ШД 0 и ШД 1 , причем ШД 1 работает только на чтение. Так как ширина выборки из ОЗУ равна 16 бит , а ширина внутренней шины данных 32 разрядная , необходимо использовать буферный регистр . Для управления в схеме исп ользуются два управляющих устройства , общее УУ и местный УА для АЛУ . Для выполнения арифметических и логических операций служит АЛУ , для вычисления адреса предназначено индексное АЛУ . Для вычисления продвинутого адреса служит CTK, а для работы со стеком C T ST. Взаимодействие функциональных блоков между собой рассмотрим в техническом описании функциональной электрической схемы. 3.2 Техническое описание функциональной электрической схемы - операционная часть При поступлении данных на ШД RGbuf записывает и на капливает 32 разряда и выдает на ШД 0 , Эта команда поступает на RGK, КОП отсылается у УУ и на основании этого начинается работа с определенным блоком. DMX0 пропускает данные на ШД 0 или на ШД 1 . MUX1 и DC предназначены для выбора одного из РОН. MUX11 и MUX12 нужны для выдачи на одну из шин данных содержимого одного из РОН. При работе со стеком включается в работу CTST, который после инициализации увеличивается на единицу и показывает свободную ячейку памяти . Адрес из него поступает на ША , так как он 4-х разряд ный , то старшие разряды всегда нули. MUX3 пропускает на СТК начальный адрес равный 16 10 или адрес взятый из поля RGK[5:28]. СТК выдает данные на ША и при необходимости на ШД 0 через DMX1. В RG1IALU и RG2IALU данные поступают с двух шин одновременно , с ШД 0 и ШД 1 , выдаются через соответствующие мультиплексоры на SMIALU. MUX4 пропускает данные на SMIALU с RG1IALU, с CTadr и из поля RGK[14:31]. MUX5 пропускает данные с RG2IALU и из поля RGK[14:31]. MUX6 принимает данные от сумматора IALU, из поля RGK[14:31] и ад реса от RGK. DMX2 выдает данные от CTadr и выдает на ША или обратно на SMIALU, для продолжения операции вычисления исполнительного адреса. RG1ALU и RG2ALU принимают операнды с двух шин одновременно , с ШД 0 и ШД 1 . MUX7 и MUX8 передают операнды на SMALU , причем MUX7 пропускает прямое или инверсное значение RG2ALU, а MUX8 пропускает операнд из RG1ALU или с RGres при умножении. MUX9 предназначен для управления переносами , идущими в SMALU. При отсутствии переноса , пропускается нуль , единица пропускается при коррекции умножения и при округлении пропускается значение , установленное в триггере Т. MUX10 необходим для пропуска на RGres данных из сумматора при выполнении арифметических операций или данных из логик при выполнении логических операций И , ИЛИ , ИСКЛЮЧА ЮЩЕЕ ИЛИ . RGres и RG1ALU являются сдвиговыми регистрами , необходимо при выполнении умножения , причем для сохранения знака в RG1ALU при сдвиге вправо нулевой разряд переписывается обратно на свое место , а при сдвиге RGres для сохранения знака , нулевой разр яд переписывается из RG2ALU. DMX3 выдает данные из АЛУ на ШД 0 или обратно в АЛУ , для выполнения дальнейших операций. Логические элементы , стоящие на выходе RGres и на выходе SMALU отвечают за формирование флагов , характеризующих результат арифметических и логических операций. Логические элементы , стоящие на выходе RGK отвечают за формирование флагов , характеризующих 0-й РОН при вычислении исполнительного адреса. 3.3 Техническое описание функциональной электрической схемы - управляющая часть Оба устройства управления выполнены по схеме с регулярной адресацией . В этой схеме при разветвлении процесса , один адрес на единицу больше , чем текущий , второй адрес - произвольный . Элементом "вычисляющим " адрес , является счетчик СТ 1 и СТ 2, управляемый сигналом , являющ и мся входным для УУ . В зависимости от значения входного сигнала счетчик либо прибавляет единицу к значению , которое хранилось в счетчике и являлось текущим адресом , либо загружается значением адреса из управляющей памяти . Элемент по модулю 2 позволяет инве р тировать значение входного сигнала , что облегчает распределение микроинструкций. MUX2 и MUX13 предназначены для пропускания одного из осведомительных сигналов. ROM1 и ROM2 - ПЗУ , на которые подаются адреса для выбора одного из управляющих сигналов S Y H e S' S - является адресом для ПЗУ и определяет , какой из управляющих сигналов будет выбран S' - содержит адрес перехода микропрограммы Y - состоит из сигналов управления работой процессора е - управляет работой исключающего ИЛИ Н -подается на муль типлексор УУ , позволяет пропустить либо один из битов набора опознавательных сигналов , либо нулевой сигнал . Наличие этого сигнала позволяет осуществлять безусловные переходы Управляющие сигналы для УУ у 1.1 - запись в RGbuf y1.2 - Выдача из RGbuf y1.3 - на правление y1.4 - выбор ст /мл разрядов y1.5 - RESET y1.6 - Запись в RGK y1.7 - START ALU y1.8 - +1 CTST y1.9 - управление MUX1 y1.10 - управление DMX0 y1.11 - управление MUX3 y1.12 - запись в CTK y1.13 - +1 CTK y1.14 - управление DMX1 y1.15 - запись порт0 y 1.16 - чтение порт0 y1.17 - чтение порт 1 y1.18 - запись в RG1IALU y1.18' - запись в RG12ALU y1.19 - управление y1.20 - MUX4 y1.21 - управление MUX5 y1.22 - управление y1.23 - MUX6 y1.24 - запись в CTadr y1.25 - +1 CTadr y1.26 - управление DMX2 y1.27 - чтен ие из ОЗУ y1.28 - запись в ОЗУ y1.29 - запись в триггер ТО 0 y1.30 - запись в триггер ТО 1 y1.31 - запись в триггер ТО 2 y1.32 - запись в триггер ТО 3 Осведомительные сигналы для УУ x1.1 - START x1.2 - X RAM x1.3 - RAM x1.4 - CTK (2 24 ) КОП x1.10 - CTST (15) x1.11 - CTadr (2 24 ) x1.12 - проверка на нулевые РОН базового и индексного регистра x1.13 - проверка на нуль РОН базового регистра x1.14 - проверка на нуль РОН индексного регистра x1.15 - переполнение IALU x1.16 - End or Stop ALU x1.17 - Srop ALU x1.18 - TZ Управляющие сигналы УА y2.1 - RESET y2.2 - запись в RG1ALU и в RG2ALU y2.3 - упраление y2.4 - MUX7 y2.5 - управление MUX8 y2.6 - управление y2.7 - MUX9 y2.8 - управление y2.9 - MUX10 y2.10 - Обнуление и запись в CTcycl y2.11 - Stop ALU y2.12 - управление DMX3 y2.13 - запись в триггер Т , сдвиг RG1ALU и RGres, -1 CTcycl y2.14 - запись в TS y2.15 - запись в TZ y2.16 - запись в ТО y2.17 - запись в RGres y2.18 - End ALU Осведомительные сигналы для УА x2.1 - 2 разряд КОП x2.2 - 3 разряд КОП x2.3 - 4 разряд КОП x2.4 - переполнение ALU x2.5 - анализ результата на нуль x2.6 - анализ 31 разряда RG1ALU x2.7 - CTcycl (0) x2.8 - анализ 0 разряда RG1ALU x2.9 - Start ALU Для анализа управляющих автоматов приведен алгоритм в закодированном виде. 3.3.1 Таблица прошивки памяти для y1 y2 y3 y4 y5 y6 y7 y8 y9 y10 y11 y12 y13 y14 y15 y16 y17 y18 m1 1 m2 1 m3 0 1 0 0 0 1 0 1 m4 1 0 0 0 1 0 1 1 m5 1 1 1 m6 0 0 1 m7 0 0 1 m8 1 m9 0 1 1 0 0 0 0 1 1 m10 1 m11 1 0 1 0 1 0 0 1 1 m12 0 0 1 1 0 0 0 1 1 m13 1 m14 1 1 m15 1 m16 1 m17 1 m18 0 m19 1 y1 y2 y3 y4 y5 y6 y7 y8 y9 y10 y11 y12 y13 y14 y15 y16 y17 y18 y18' y19 y20 y21 y22 y23 y24 y25 y26 y27 y28 y29 y30 y31 y32 y33 m1 1 1 1 m2 1 1 m3 1 1 1 1 m4 1 m5 1 1 m6 1 1 0 1 m7 1 1 1 0 m8 1 m9 1 m10 m11 1 0 0 1 0 m12 1 0 1 1 m13 1 m14 1 m15 1 0 0 1 m16 1 m17 0 1 m18 1 m19 0 0 1 m20 1 0 0 m21 1 0 1 0 1 m22 1 m23 1 m24 1 0 0 0 1 m25 0 1 m26 1 1 1 1 m27 1 m28 0 1 m29 1 1 0 m30 1 1 0 0 1 m31 0 0 1 m32 0 1 m33 1 1 1 1 m34 1 m35 0 1 m36 1 1 0 m37 0 1 m38 1 1 1 1 m39 0 1 1 0 1 1 m40 1 m41 1 m42 1 0 0 0 1 1 1 m43 1 1 1 m44 0 1 0 0 1 1 m45 1 1 m46 0 0 1 0 1 1 m47 1 0 1 m48 1 m49 1 m50 0 1 m51 1 1 1 1 m52 1 m53 0 1 m54 1 1 0 m55 1 1 0 1 1 m56 1 4. ПРИНЦИПИАЛЬНАЯ ЭЛЕКТРИЧЕСКАЯ СХЕМА РОН и ИАЛУ 4.1 Выбор и обоснование элементной базы Выбор элементной базы производится исходя из задания на разр аботку , то есть исходя из основного назначения и критерия на проектирование. Для конкретного выбора элементной базы необходимо рассмотреть несколько различных серий . Наиболее широкое распространение в современной аппаратуре получили серии микросхем ТТЛ , ТТ ЛШ , ЭСЛ и схемы на КМОП-структурах . Опыт показал , что эти цифровые микросхемы отличаются лучшими электрическими параметрами , удобны в применении , имеют более высокий уровень интеграции и обладают большим функциональным разнообразием . На основании вышеска з анного составим сравнительную таблицу некоторых электрических параметров этих серий. Таблица 4.1 Наименование параметра ТТЛ ТТЛШ ЭСЛ КМОП Потребляемая мощность , мВт 5-40 1-19 25-70 0,0025 на 1 МГц Задержка распространения сигнала при включении , нс 9-70 5-20 1,3-2,9 3,5-45 Задержка распространения сигнала при выключении , нс 9-70 4,5-20 1,3-2,9 3,5-45 Диапазон рабочих температур , ° С -60... +125 -60... +125 -10... +75 -40... +125 Напряжение питания , В 5 ± 10% 5 ± 10% -5,2 ± 5% 10 ± 10% Выходное напряжение низкого уровня , В 0,4 0,4-0,5 -0,81... -1,02 0,3-2,9 Выходное напряжение высокого уровня , В 2,4 2,5 -1,62... -1,85 7,2-8,2 Нагрузочная способность 10 10-30 10 50 Частота переключения триггеров , МГц До 35 до 130 до 300 До 125 Помехоустойчивость , В 0,4 0,3-0,4 0,12-0,15 1,5 Работа переключения (Р *t), nДж 30-100 4-57 30-50 0,008-0,1 Входной ток низкого уровня , мА -0,1...-2 -0,1...-2 0,25-3 -5*10 -5 Входной ток высокого уровня , мА 0,02-0,04 0,02-0,05 0,5мкА 0,05мкА Проанализировав таблицу и сопоставив данные заданием , можно сказат ь , что для курсового проекта отдадим предпочтение более быстродействующим сериям ТТЛШ и ЭСЛ , КМОП . Недостатком ЭСЛ является их повышенная потребляемая мощность . Отметим также , что цифровые микросхемы ТТЛШ остаются основой построения вычислительных устрой с тв , а также эта серия отличается наибольшим диапазоном выбора микросхем . Широкое применение получили микросхемы , в которых используются диоды и транзисторы с эффектом Шотки . Использование диодов Шотки позволило уменьшить потребляемую мощность и время заде р жек . К достоинствам ТТЛ микросхем можно отнести высокий уровень схемно-технологической отработанности , и , как следствие , высокий процент выхода годных микросхем . Также микросхем ТТЛШ отличает широкий функциональный набор элементов. Рассмотрим сравнительные характеристики для микросхем типа ТТЛШ для более детального их изучения. Таблица 4.2 Наименование параметров 533, 555 530, 531 1533 1531 Входной ток низкого уровня , мА -0,4 2 -0,2 -0,6 Входной ток высокого уровня , мА 0,02 0,05 0,02 0,02 Выходное нап ряжение низкого уровня , В 0,4 0,5 0,4 0,5 Выходное напряжение высокого уровня , В 2,5 2,5 2,5 2,5 Выходной ток низкого уровня , мА 4 20 4 20 Выходной ток высокого уровня , мА -0,4 -1 -0,4 -1 Нагрузочная способность 10 10 10 30 Задержка распространения с игнала при включении , нс 20 5 4 2,7 Задержка распространения сигнала при выключении , нс 20 4,5 4 2,7 Помехоустойчивость , В 0,3 0,3 0,4 0,3 Частота переключения триггеров , МГц 25 75 30 100 Uпит max, B 5,5 6 6 6 Uвх max, B 5,5 5,5 5,5 5,5 Uвх min, B -0,4 -0,4 -0,4 -0,4 Напряжение питания , В 5 ± 10% 5 ± 10% 5 ± 10% 5 ± 10% Потребляемая мощность , мВт 3,8 19 1 4 Температура , ° С -60… +125 (1533,530,М 530,1531) -10… +70 (К 555,КП 531,КР 1533,КР 1531) Анализируя таблицу ТТЛШ серий , скажем , что для проектирования узлов взяты наиболее быстродействующие микросхемы КР 531 и 1531, а также маломощные , серии 533 и 1533. 4.2 Используемые цифровые микросхемы и их параметры 4.2.1 1533ИР 34 - два четырехразрядных буферных регистра с третьем Z - состоянием . Каждый из регистров имеет четыре входа и четыре выхода , вход сброса R и вых од разрешения вывода ЕО . Когда на вход разрешения записи РЕ подано напряжение высокого уровня , то данные со входов D проходят на выход Q, если на выводе действ ует низкий уровень напряжения , а на входе - высокий. Таблица состояний Входы Выход РЕ D Q 1 х х x Z 0 0 х х 0 0 1 1 1 1 0 1 1 0 0 0 1 0 x Q 0 24 - питание 12 - общий Технические параметры : Р пот =150мВт t 1.0 зд.р . не более 22 нс t 0.1 зд.р . не более 15 нс 4.2.2 КР 531ИД 14 - два дешифратора-демультиплексора . Имеется два адресных входа А 0 и А 1. Если дешифрат ор работает в режиме демультиплексора , то вход разрешения ЕО принимает данные. Таблица состояний Входы Выходы А0 А 1 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 16 - питание 8 - общий Технические параметры : Р пот =450мВт t 1.0 зд.р . не более 12 нс t 0.1 зд.р . не более 15 нс 4.2.3 533ИМ 6 - четырехразрядный полный двоичный сумматор с ускоренным переносом . Сумматор принимает два четыр ехразрядных слова по входам А0…А 3 и В0…В 3, а по входу С n сигнал входного переноса . Сумма разрядов входных слов появляется на выходах S0… S1. На выходе С n+1 выделяется сигнал выходного переноса . В состав сумматора входит схема ускоренного переноса. 16 - питание 8 - общий Технические параметры : Р пот =170мВт t 1.0 зд.р . не более 24 нс t 0.1 зд.р . не более 24 нс 4.2.4 КР 531КП 11 - четыре одинаковых двухвходовых мультиплексора MS a … MS d , имеют вход - разрешение выходным данным . Каждый из четырех мультиплексоров имеет по два входа данных I1 и I2. Для их выбора служит вход адреса данных. Таблица состояний Входы Выход S I1 I2 Y 1 x x x Z 0 0 0 x 0 0 0 1 х 1 0 1 x 0 0 0 1 x 1 1 16 - питание 8 - общий Технические параметры : Р пот =400мВт t 1.0 зд.р . не более 22 нс t 0.1 зд.р . не более 15 нс 4.2.5 КР 531КП 2 - двойной четырехвходовый мультиплексор , имеющий общие адресные входы выбора S0 и S1. Имеются два входа разрешения и для каждого мультиплексора с активным низким уровнем напряжения. Таблица состояний Входы Выход S0 S1 I1 I2 I3 I4 Y х х 1 х х х х 0 0 0 0 0 х х х 0 0 0 0 0 х х х 1 1 0 0 х 0 х х 0 1 0 0 х 1 х х 1 0 1 0 х х 0 х 0 0 1 0 х х 1 х 1 1 1 0 х х х 0 0 1 1 0 х х х 1 1 16 - питание 8 - общий Технические параметры : Р пот =350мВт t 1.0 зд.р . не более 30 нс t 0.1 зд.р . не более 31 нс 4.2.6 1533ИЕ 7 - четырехразрядный реверсивный счетчик с предварительной записью . Установка счетчика в нулевое состояние осуществляется подачей на вход сброса R высокого уровня напряжения . Вход разрешения параллельной загрузки . Тактовые входы : для счета на увеличение C U и на уменьшение C D . Таблица состояний Режим Входы Выходы R C U C D D0 D1 D3 D4 Q1 Q2 Q3 Q4 Сброс 1 х х 0 х х х х 0 0 0 0 1 0 1 х х 1 х х х х 0 0 0 0 1 1 Парал. загрузка 0 0 х 0 0 0 0 0 0 0 0 0 1 0 0 0 х 1 0 0 0 0 0 0 0 0 1 1 0 0 0 х 1 1 1 1 1 1 1 1 0 1 0 0 1 х 1 1 1 1 1 1 1 1 1 1 Счет на увелич. 0 1 ­ 1 х х х х Счет на увеличение 1 1 Счет на уменьш. 0 1 1 ­ х х х х Счет на уменьшение 1 1 16 - питание 8 - общий Технические параметры : Р пот =120мВт t 1.0 зд.р . не более 42 нс t 0.1 зд.р . не более 38 нс 4.2.7 КР 531ИД 7 - двоично-десятичный дешифратор-демультиплексор , преобразующий трехразрядный код А0…А 7 в напря жение низкого уровня , появляющееся на одном из восьми выходов … . Дешифрация происходит тогда , когда на входах и действует напряжение низкого уровня , а на входе Е 3 - высокого. Таблица состояний Входы Выходы Е 3 А0 А 1 А 2 0 х х х х х 1 1 1 1 1 1 1 1 х 1 х х х х 1 1 1 1 1 1 1 1 х х 0 х х х 1 1 1 1 1 1 1 1 0 0 1 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 0 1 1 1 1 0 0 1 0 0 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 0 1 1 1 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 16 - питание 8 - общий Технические параметры : Р пот =370мВт t 1.0 зд.р . не более 12,5 нс t 0.1 зд.р . не более 9 нс 4.2.8 К 531КП 7П - восьмиканальный мультиплексор . Имеет вход разрешения - активный уровень низкий , и три адресных входа , их активный уровень высокий. Таблица состояний Входы Выходы Выбор Y S2 S1 S0 x x x 1 0 1 0 0 0 0 I1 0 0 1 0 I2 0 1 0 0 I3 0 1 1 0 I4 1 0 0 0 I5 1 0 1 0 I6 1 1 0 0 I7 1 1 1 0 I8 16 - питание 8 - общий Технические параметры : Р пот =350мВт t 1.0 зд.р . не более 18 нс t 0.1 зд.р . не более 18 нс 4.2.9 К 531ТМ 2П - два независимых D-триггера , имеющих общую цепь питания . У каждого триггера имеется один инфо рмационный вход D, вход синхронизации С и два дополнительных инверсных входа S и R независимой асинхронной установки триггера в единичное и нулевое состояние. Таблица состояний Режим работы Входы Выходы D C Q Асинхр онная установка 0 1 х х 1 0 Асинхронный сброс 1 0 х х 0 1 Неопределенность 0 0 х х 1 1 Загрузка 1 (установка ) 1 1 1 ­ 1 0 Загрузка 0 (сброс ) 1 1 0 ­ 0 1 14 - питание 7 - общий Технические параметры : Р пот =250мВт t 1.0 зд.р . не более 12 нс (С ) 6 нс (R,S) t 0.1 зд.р . не более 13.5 нс (С ) 8 нс (R,S) 4.2.10 КР 1531ЛИ 3 - три микросхемы И , каждая на три входа. 14 - питание 7 - общий Технические параметры : Р пот =13мВт t 1.0 зд.р . не более 5 нс t 0.1 зд.р . не более 5.5 нс 4.2.11 КР 1531ЛН 1 - шесть инверторов. 14 - питание 7 - общий Технические параметры : Р пот =7,5мВт t 1.0 зд.р . не более 3,5 нс t 0.1 зд.р . не более 3,8 нс 4.3 Техническое описание принципиальной электрической схемы РОН Принципиальная схема определяет полный состав э лементов и связей между ними и дает детальное представление о принципе работы РОН . Принципиальная схема построена на основе функциональной электрической схемы. Микросхемы DD11-DD14, DD21-DD24, DD32-DD35, DD42-DD45, DD58-DD60, DD68-DD71, DD86-DD89, DD95-DD9 8 представляют собой регистры 1533ИР 34 по два в корпусе . На их основе построены 8 32-х разрядных регистров общего назначения . Каждая из микросхем имеет вход обнуления , вход разрешения записи и вход разрешения выдачи на который всегда подан управляющий низ к ий уровень. Микросхема DD1 представляет собой дешифратор КР 531ИД 7 с помощью которого выбирается один из РОН , а так как он имеет инверсные выходы , то к нему подключены инверторы - микросхемы DD2 и DD3, по шесть инверторов в одном корпусе (причем в DD3 испол ьзуются только два ). С помощью микросхем DD25 и DD78 происходит управление записью в РОН . Эти микросхемы являются логическими элементами И на три входа по три в корпусе , причем в DD78 используются только два. Записывается информация в РОН только по ШД 0 . Вы вод информации на шины ШД 0 и ШД 1 осуществляется с помощью мультиплексоров К 531КП 7. На ШД 0 данные выводятся с помощью микросхем DD5-DD7, DD15-DD17, DD26-DD28, DD36-DD38, DD46-DD48, DD52-DD54, DD62-DD64, DD72-DD74, DD79-DD81, DD90-DD92, DD99-DD100. На ШД 1 да нные выводятся с помощью микросхем DD8-DD10, DD18-DD20, DD29-DD31, DD39-DD41, DD49-DD51, DD55-DD57, DD65-DD67, DD75-DD77, DD82-DD85, DD93-DD94, DD101-DD102. Инверсный выход данных микросхем не используется. Схема питается напряжением 5В , которое подается н а 14 выводы микросхем DD2-DD4, DD25, DD78, на 16 вывод микросхем DD1, DD5-DD10, DD15-DD20, DD26-DD31, DD36-DD41, DD46-DD57, DD62-DD67, DD72-DD77, DD79-DD85, DD90-DD94, DD99-DD102 и на 24 вывод микросхем DD11-DD14, DD21-DD24, DD32-DD35, DD42-DD45, DD58-DD6 1 , DD68-DD71, DD86-DD89, DD95-DD98. Общий провод для микросхем DD2-DD4, DD25, DD78 является 7, 8 вывод микросхем DD1, DD5-DD10, DD15-DD20, DD26-DD31, DD36-DD41, DD46-DD57, DD62-DD67, DD72-DD77, DD79-DD85, DD90-DD94, DD99-DD102 и 12 вывод микросхем DD11-DD14, DD21-DD24, DD32-DD35, DD42-DD45, DD58-DD61, DD68-DD71, DD86-DD89, DD95-DD98. Первоначально все регистры устанавливаются в нулевое состояние . Данные выставленные на ШД 0 для записи в регистры ждут появления не только прихода синхроимпульса , но и прихода сиг нала РЕ , а также прихода сигнала от дешифратора выбора определенного регистра . Для вывода данных на ШД 0 мультиплексоры , работающие с этой шиной ждут управления адресными входами , для выбора определенного регистра , а также управляющего сигнала на вход , разрешающего вывод информации на шину данных . Аналогичным образом происходит выдача на ШД 1 . На принципиальной схеме присутствуют конденсаторы , предназначенные д ля подавления помех по цепи питания. Эффективным средством защиты интегральных схем от помех по цепи питания является включение конденсаторов развязки между шинами питания и общей . Обычно конденсаторы развязки устанавливаются отдельно для блокирования низк очастотных и высокочастотных помех. Низкочастотные помехи , проникающие в систему по цепи питания , должны блокироваться с помощью электролитического конденсатора C1-С 10 емкостью 1мкФ . Взят конденсатор К 50-6-1 ± 20%. Для исключен ия высокочастотных помех развязывающие емкости взяты номиналом 0,015мкФ на одну микросхему . Следовательно для нашего случая взяты десять емкостей С 11 - С 20. Взят конденсатор КМ -5-Н 90-0,015 ± 20%. Для данной схемы приведен перечень элементов. 4.4 Техническое описание принципиальной электрической схемы ИАЛУ Принципиальная схема определяет полный состав элементов и связей между ними и дает детальное представление о принципе работы ИАЛУ . Принципиальная схема построен а на основе функциональной электрической схемы. Микросхемы DD1-DD6, представляют собой регистры 1533ИР 34 по два в корпусе . На их основе построены 2 24-х разрядных регистров ИАЛУ для приема и хранения модификаторов для вычисления исполнительного адреса . Каж дая из микросхем имеет вход обнуления , вход разрешения записи и вход разрешения выдачи на который всегда подан управляющий низкий уровень. Микросхемы DD1-DD32, DD38-DD40 представляет собой сумматоры 533ИМ 6 для суммирования модификаторов исполнительного адр еса . Перенос входящий в младший разряд всегда равен нулю . Для вылавливания переполнения на выходе сумматора , то есть перенос выходящий из старшего разряда записывается в триггер флагов DD44.1, который в свою очередь вырабатывает соответствующий осведомите л ьный сигнал . Триггер построен на основе микросхемы К 531ТМ 2П (два триггера в корпусе ). Второй триггер используется для вылавливания переполнения счетчика. Счетчики 1533ИЕ 7 DD53-DD55,DD60-DD62 выполняют роль регистра и счетчика при необходимости . Вычисленный адрес передается на ША (на секцию разъема Х 1.4) или обратно возвращается на сумматор через дешифратор-демультиплексор КР 531ИД 14 ( два дешифратора в одном корпусе ) DD45-DD52, DD56-DD59. Для выбора направления передачи используется вход А 0 , А 1 незадействов анный вход , всегда подключен к нулевому потенциалу . Информация подается на входы . Мультиплексоры DD7-DD9, DD13-DD15, DD20-DD22, DD26-DD28 построенные на микро схемах КР 531КП 2 (два мультиплексора в одном корпусе , имеющие общие адресные входы , входы разрешения выдачи данных всегда активны - низким потенциалом ) пропускают на сумматор (вход А ) содержимое регистра DD-DD2, DD5 или значение пришедшее со счетчика или данные пришедшие из вне ИАЛУ (с разъема Х 1.9) Мультиплексоры DD10-DD12, DD16-DD18 построены на микросхемах КР 531КР 11 пропускают на сумматор (вход В ) значения регистра DD3-DD4, DD6 или данные пришедшие из вне (с разъема Х 1.9), управляются адресным входом S, вход разрешения выдачи всегда активен. Мультиплексоры DD23-DD25, DD29-DD31, DD35-DD37, DD41-DD43 построенные на микросхемах КР 531КП 2 (два мультиплексора в одном корпусе , имеющие общие адресные входы , входы разрешения выдачи данных всегда активны - низким потенциалом ) пропускают на счетчик данные из сумматора или из вне ИАЛУ (с разъема Х 1.9) или так же из вне ИАЛУ (из секции разъема Х 1.2). Схема питается напряжением 5В , которое подается на 14 вывод микросхемы DD44, на 16 вывод микросхем DD7-DD43, DD45-DD62 , и на 24 вывод микросхем DD1-DD6. Общий провод для микросхемы DD44 является 7, 8 вывод микросхем DD7-DD43, DD45-DD62 и 12 вывод микросхем DD1-DD6. Первоначально все регистры устанавливаются в нулевое состояние , затем сумматор складывает значения пришедшие из соответствующих мультиплексоров и передает на счетчик через соответствующий мультиплексор , затем идет возврат на сумматор для дальнейшего вычисления или выдача на ША. На принципиальной схеме присутствуют конденсаторы , предназначенные для подавления пом ех по цепи питания. Эффективным средством защиты интегральных схем от помех по цепи питания является включение конденсаторов развязки между шинами питания и общей . Обычно конденсаторы развязки устанавливаются отдельно для блокирования низкочастотных и высо кочастотных помех. Низкочастотные помехи , проникающие в систему по цепи питания , должны блокироваться с помощью электролитического конденсатора C1-С 6 емкостью 1мкФ . Взят конденсатор К 50-6-1 ± 20%. Для исключения высокочастотных помех развязывающие емкости взяты номиналом 0,015мкФ на одну микросхему . Следовательно для нашего случая взяты десять емкостей С 7 - С 12. Взят конденсатор КМ -5-Н 90-0,015 ± 20%. Неиспользуемые информационные входы подключены к "+" источника питания через резистор , сопротивлением 1 кОм , один такой резистор обеспечивает подключение 20 входов . Для данной схемы используются подключение трех резисторов МЛТ -1к ± 10%. Для данной схемы привед ен перечень элементов. 5. РАСЧЕТНАЯ ЧАСТЬ 5.1 Проверочный нагрузочный расчет для блока 5.1.1.Проверочный нагрузочный расчет для РОН Допустимый выходной ток ИС нагрузки Реальный ток нагрузки I 0 вх ,мА I 1 вх ,мА 1533ИР 34 I 0 вых ,мА =4 I 1 вых ,мА =0,4 К 531КП 7П -2 1*0,05 1*0,05 Суммарный ток нагрузки -2 0,1 КР 531ИД 7 I 0 вых ,мА =20 I 1 вых ,мА =1 КР 1531ЛН 1 -0,6 1*0,02 1531ЛН 1 I 0 вых ,мА =20 I 1 вых ,мА =1 КР 1531ЛИ 3 -0,6 1*0,02 1531ЛИ 3 I 0 вых ,мА =20 I 1 вых ,мА =1 1533ИР 34 -0,2 1*0,02 5.2.2 Проверочный нагрузочный расчет для ИАЛУ Допустимый выходной ток ИС нагрузки Реальный ток нагрузки I 0 вх ,мА I 1 вх ,мА 1533ИР 34 I 0 вых ,мА =4 I 1 вых ,мА =0,4 КР 531КП 11 -2 1*0,05 1533ИР 34 I 0 вых ,мА =4 I 1 вых ,мА =0,4 КР 531КП 2 -2 1*0,05 КР 531КП 11 I 0 вых ,мА =20 I 1 вых ,мА =1 533ИМ 6 -0,6 1*0,02 КР 531КП 11 I 0 вых ,мА =20 I 1 вых ,мА =1 1533ИЕ 7 -0,2 1*0,02 КР 531КП 2 I 0 вых ,мА =20 I 1 вых ,мА =1 533ИМ 6 -0,4 1*0,02 533ИМ 6 I 0 вых ,мА =4 I 1 вых ,мА =0,4 КР 531КП 11 К 531ТМ 2П -2 1*0,05 1*0,05 Суммарный ток нагрузки -2 0,1 1533ИЕ 7 I 0 вых ,мА =4 I 1 вых ,мА =0,4 КР 531ИД 14 К 531ТМ 2П -2 1*0,05 1*0,05 Суммарный ток нагрузки -2 0,1 КР 531ИД 14 I 0 вых ,мА =20 I 1 вых ,мА =1 КР 531КП 11 -2 1*0,05 5.3 Расчет потребляемой мощности блока 5.3.1 Расчет потребляемой мощности РОН Р пот = S Р пот i 64 К 531КП 7 * 350 мВт =22400 32 1533ИР 34 *150 мВт =4800 1 КР 531ИД 7 *370 мВт =370 3 КР 1531 ЛИ 3 *13 мВт =39 2 КР 1531 ЛН 1 *7,5 мВт =15 Р пот 27624 мВт = 27,624 Вт 5.3.2 Расчет потребляемой мощности ИАЛУ Р пот = S Р пот i 6 533ИМК 6 *170 мВт =1020 6 1533И Р 34 *150 мВт =900 6 1533ИЕ 7 *120 мВт =720 24 КР 531 КП 2 *350 мВт =8400 6 КР 531 КП 11 *400 мВт =2400 12 КР 531ИД 14 *450 мВт =5400 1 К 531ТМ 2П *200 мВт =250 Р пот 19090 мВт = 19,09 Вт 5.4 Расчет надежности для блока 5.4.1 Расчет надежности для РОН Р = е - l t l = S l i *n i , час -1 Т = 1/ l общ , час t = 1500 час l ис = 0,1*10 -6 час -1 n ис = 102 l конд = 0,02*10 -6 час -1 n конд = 20 l пайки = 0,0001*10 -6 час -1 n пайки = 1712 l разъем = 2,5*10 - 6 час -1 n разъем = 77 l общ = 203,2712*10 -6 час -1 Т = 4919,53 час Р = 0,74 5.4.1 Расчет надежности для ИАЛУ Р = е - l t l = S l i *n i , час -1 Т = 1/ l общ , час t = 1500 час l ис = 0,1*10 -6 час -1 n ис = 61 l конд = 0,02*10 -6 час -1 n конд = 12 l пайки = 0,0001*10 -6 час -1 n пайки = 1109 l разъем = 2,5*10 -6 час -1 n разъем = 135 l резист = 0,05*10 -6 час -1 n резист = 3 l общ = 344,1*10 -6 час -1 Т = 2906,14 час Р = 0,6 ЗАКЛЮЧЕНИЕ В данном курсовом проекте был разработан процессор для ограниченного набора команд. Исходя из критерия проектирования , то есть максималь ного быстродействия блоки процессора построены на основе ТТЛШ технологии , на перспективных быстродействующих сериях , эти серии имеют довольно большой функциональный набор элементов . Были разработаны и описаны следующие электрические схемы : Структурн ая - которая служит для общего ознакомления с проектируемым узлом , определяет назначение и взаимосвязи центральной части ЭВМ. Функциональная - определяет основной состав и функциональные части , участвующие в процессе , иллюстрируемой схемы , и связи меж ду этими частями . Представленная схема дала понятие о составе функционального набора элементов. Принципиальная - указывает все необходимые элементы для построения блоков РОН и ИАЛУ , связи между элементами и элементы , которыми заканчиваются входные и в ыходные цепи. В расчетной части курсового проекта был произведен нагрузочный расчет для блоков , который показал , что все ИС ТТЛШ совместимы друг с другом , то есть подтверждена правильность выбора серии на проектируемый узел . Так же были произведены расчеты потребляемой мощности и надежности блоков. Еще раз отметим , что разработанный процессор полностью удовлетворяет техническому заданию на курсовой проект. ЛИТЕРАТУРА 1. Пухальский Г.И ., Новосельцева Т.Я . Проектирование дискретных устройств на интегральны х микросхемах : Справочник . -М .: Радио и связь , 1990.-304 с .: ил. 2. Цифровые интегральные микросхемы : Справочник / П.П . Мальцев , Н.С . Долидзе , М.И . Критенко и др . - М .: Радио и связь , 1994. - 240 с .: ил. 3. Применение интегральных микросхем в электронной вычислительной технике : Справочник / Р.В . Данилов , С.А . Ельцова , Ю.П . Иванов и др .; Под ред . Б.Н . Файзулаева , Б.В . Тарабрина . - М .: Радио и связь , 1986.- 387с .: ил. 4. Каган Б.М . Электронные вычислительные машины и системы : Учеб . пособие для вузов . - 3-е изд ., перераб . и доп . - М .: Энергоиздат , 1991.- 592 с .: ил. 5. Преснухин Л.Н ., Шахнов В.А . Конструирование электронных вычислительных машин и систем . Учеб . для втузов по спец . "ЭВМ " и "Конструирование и производство ЭВА ". -М .: Высш.шк ., 1986. 512с .: ил . 6. Цифровые интегральные микросхемы : Справочник / М.И.Богданович , И.Н . Грель , В.А.Прохоренко , В.В . Шалимо - Минск "Беларусь ", 1991. 7. Савельев А.Я . Арифметические и логические основы цифровых автоматов : Учебник .- М .: Высш . школа , 1980.-255с ., ил. 8. Иы уду К.А . Надежность , контроль и диагностика вычислительных машин и систем : Учеб . пособие для вузов по спец . "Вычислительные машины , комплексы , системы и сети ". - М .: Высш . шк ., 1989.- 216с .: ил. П Р И Л О Ж Е Н И Е
1Архитектура и строительство
2Астрономия, авиация, космонавтика
 
3Безопасность жизнедеятельности
4Биология
 
5Военная кафедра, гражданская оборона
 
6География, экономическая география
7Геология и геодезия
8Государственное регулирование и налоги
 
9Естествознание
 
10Журналистика
 
11Законодательство и право
12Адвокатура
13Административное право
14Арбитражное процессуальное право
15Банковское право
16Государство и право
17Гражданское право и процесс
18Жилищное право
19Законодательство зарубежных стран
20Земельное право
21Конституционное право
22Конституционное право зарубежных стран
23Международное право
24Муниципальное право
25Налоговое право
26Римское право
27Семейное право
28Таможенное право
29Трудовое право
30Уголовное право и процесс
31Финансовое право
32Хозяйственное право
33Экологическое право
34Юриспруденция
 
35Иностранные языки
36Информатика, информационные технологии
37Базы данных
38Компьютерные сети
39Программирование
40Искусство и культура
41Краеведение
42Культурология
43Музыка
44История
45Биографии
46Историческая личность
47Литература
 
48Маркетинг и реклама
49Математика
50Медицина и здоровье
51Менеджмент
52Антикризисное управление
53Делопроизводство и документооборот
54Логистика
 
55Педагогика
56Политология
57Правоохранительные органы
58Криминалистика и криминология
59Прочее
60Психология
61Юридическая психология
 
62Радиоэлектроника
63Религия
 
64Сельское хозяйство и землепользование
65Социология
66Страхование
 
67Технологии
68Материаловедение
69Машиностроение
70Металлургия
71Транспорт
72Туризм
 
73Физика
74Физкультура и спорт
75Философия
 
76Химия
 
77Экология, охрана природы
78Экономика и финансы
79Анализ хозяйственной деятельности
80Банковское дело и кредитование
81Биржевое дело
82Бухгалтерский учет и аудит
83История экономических учений
84Международные отношения
85Предпринимательство, бизнес, микроэкономика
86Финансы
87Ценные бумаги и фондовый рынок
88Экономика предприятия
89Экономико-математическое моделирование
90Экономическая теория

 Анекдоты - это почти как рефераты, только короткие и смешные Следующий
А каково это, жить под санкциями? – мечтают миллионы простых россиян.
Anekdot.ru

Узнайте стоимость курсовой, диплома, реферата на заказ.

Обратите внимание, курсовая по радиоэлектронике "Процессор для ограниченного набора команд", также как и все другие рефераты, курсовые, дипломные и другие работы вы можете скачать бесплатно.

Смотрите также:


Банк рефератов - РефератБанк.ру
© РефератБанк, 2002 - 2016
Рейтинг@Mail.ru