Реферат: Архитектура серверов корпоративных баз данных - текст реферата. Скачать бесплатно.
Банк рефератов, курсовых и дипломных работ. Много и бесплатно. # | Правила оформления работ | Добавить в избранное
 
 
   
Меню Меню Меню Меню Меню
   
Napishem.com Napishem.com Napishem.com

Реферат

Архитектура серверов корпоративных баз данных

Банк рефератов / Информатика, информационные технологии

Рубрики  Рубрики реферат банка

закрыть
Категория: Реферат
Язык реферата: Русский
Дата добавления:   
 
Скачать
Архив Zip, 69 kb, скачать бесплатно
Заказать
Узнать стоимость написания уникального реферата

Узнайте стоимость написания уникальной работы

Реферат на тему: “Архитектура серверов корпоративных баз данных” Оглавление Введение 1. Системы управления базами данных и серверы баз данных 2. Серверы Escala компании Bull 2.1. Архитектура PowerScale 2.2. Семейство UNIX -серве ров Escala 3. Серверы компании Hewlett - Packard 3.1. Семейство компьютеров Alpha 4. Серверы фирмы DEC 4.1. Семейство компьютеров Alpha 5. Отказоустойчивые се рверы компании Tandem Computer Inc . Заключение Список литературы Приложение 1 Введение Появление в 80-х годах персональных компьютеров (ПК) и локаль ных сетей ПК самым серьезным образом изменило организацию корпоративн ых вычислений. В отличие от традиционной, хорошо управляемой и безопасно й среды вычислений предприятия, построенной на базе универсальной вычи слительной машины (мейнфрейм) с подсоединенными к ней терминалами, среда локальных сетей ПК плохо контролируется, плохо управляется и небезопас на. С другой стороны, расширенные средства сетевой организации делают во зможным разделение бизнес-информации внутри групп индивидуальных поль зователей и между ними, внутри и вне корпорации и облегчают организацию информационных процессов в масштабе предприятия. Чтобы ликвидировать брешь между отдельными локальными сетями ПК и традиционными средствам и вычислений, а также для организации распределенных вычислений в масшт абе предприятия появилась модель вычислений на базе рабочих групп. Как правило, термины серверы рабочих групп и сетевые серверы используют ся взаимозаменяемо. Сервер рабочей группы может быть сервером, построен ным на одном процессоре компании Intel , и ли суперсервером (с несколькими ЦП), подобным изделиям компаний Compaq , HP , IBM и DEC , р аботающим под управлением операционной системы Windows NT . Это может быть так же UNIX -сервер компаний Sun , HP , IBM и DEC . По уровню общесистемной производительности, функциональным возможнос тям отдельных компонентов, отказоустойчивости, а также в поддержке мног опроцессорной обработки, системного администрирования и дисковых масс ивов большой емкости суперсерверы вышли в настоящее время на один урове нь с мейнфреймами и мощными миникомпьютерами. Современные суперсервер ы характеризуются: · наличием двух или более ц ентральных процессоров RISC , либо CISC ; · многоуровневой шинной архитектурой, в к оторой высокоскоростная системная шина связывает между собой нескольк о процессоров и оперативную память, а также множество стандартных шин вв ода/вывода, размещенных в том же корпусе; · поддержкой технологии дисковых массив ов RAID ; · поддержкой режима симметричной многоп роцессорной обработки, которая позволяет распределять задания по неск ольким центральным процессорам или режима асимметричной многопроцесс орной обработки, которая допускает выделение процессоров для выполнен ия конкретных задач. Основу следующего уровня современных информационных сис тем предприятий и организаций составляют корпоративные серверы различ ного функционального назначения, построенные на базе операционной сис темы Unix . Архитектура этих систем варь ируется в широких пределах в зависимости от масштаба решаемых задач и ра змеров предприятия. Двумя основными проблемами построения вычислитель ных систем для критически важных приложений, связанных с обработкой тра нзакций, управлением базами данных и обслуживанием телекоммуникаций, я вляются обеспечение высокой производительности и продолжительного фу нкционирования систем. Наиболее эффективный способ достижения заданно го уровня производительности - применение параллельных масштабируемых архитектур. Задача обеспечения продолжительного функционирования сис темы имеет три составляющих: надежность, готовность и удобство обслужив ания. Все эти три составляющих предполагают, в первую очередь, борьбу с не исправностями системы, порождаемыми отказами и сбоями в ее работе. Эта б орьба ведется по всем трем направлениям, которые взаимосвязаны и примен яются совместно. Существует несколько типов систем высокой готовности, отличающиеся св оими функциональными возможностями и стоимостью. Наиболее оптимальным по отношению высокая готовность/стоимость являются кластерные систем ы. В данном реферате будут рассмотрены особенности архитектуры RISC процессоров фирм DEC , Hewlett - Packard и Bull и особенности построения на их основе многопроцессорных SMP серверов и кластерных систем. 1. Системы управления базами данных и серверы баз данных Одним из наиболее распр остраненных классов прикладных систем для серверов, выпускаемых больш инством компаний-производителей компьютерной техники, являются систем ы управления базами данных (СУБД). Серверы СУБД значительно более сложны, чем, например, серверы сетевых файловых систем NFS . Стандартный язык реляционных СУБД ( SQL ) намного богаче, чем набор операций NFS . Более того, имеется несколько популярных коммерчески х реализаций СУБД, доступных на серверах различных компаний, каждая из к оторых имеет совершенно различные характеристики. Как приложения, ориентированные на использование баз данных, так и сами СУБД сильно различаются по своей организации. Если системы на базе файло вых серверов сравнительно просто разделить по типу рабочей нагрузки на два принципиально различных класса (с интенсивной обработкой атрибуто в файлов и с интенсивной обработкой самих данных), то провести подобную к лассификацию среди приложений баз данных и СУБД просто невозможно. Хотя на сегодня имеется целый ряд различных архитектур баз данных, рынок UNIX -систем, кажется, остановился глав ным образом на реляционной модели. Абсолютное большинство инсталлиров анных сегодня систем реляционные, поскольку эта архитектура выбрана та кими производителями как Oracle , Sybase , Ingres , Informix , Progress , Empress и DBase . Но даже с учетом того, что подавляющее большинство систем работает по од ной и той же концептуально общей схеме, между различными продуктами имею тся большие архитектурные различия. Возможно наиболее существенным яв ляется реализация самой СУБД. На выбор архитектуры сервера влияют следующие факторы: · Требования по аппаратным средствам выбранной СУБ Д; · Тип приложения и число одновременно работающих пользователей; · Надежность; · Стоимость; · Разнообразие программного обеспече ния (ПО); · Масштабируемость. Наряду с ценой, возможн ость масштабируемости системы является определяющим фактором при выбо ре того или иного сервера. Под масштабируемостью понимается возможност ь для модернизации сети или вычислительной платформы на случай необход имости увеличить рабочую нагрузку. В многопроцессорных и кластерных си стемах проблемы с масштабируемостью решена. Наиболее распространены две многопроцессорные технологии: симметричн ая и параллельная обработка. Неунифицированный доступ к памяти ( Non - Uniform Memory Access , NUMA ) является новейшей р азновидностью SMP . SMP используется главным образом при р аботе с большими базами данных, хотя в последние годы она стала применят ься для складов данных и систем поддержки принятия решений. MPP применяется в научных и инженерных приложе ниях для сложных программ с большим объемом вычислений, например для мод елирования погоды на земном шаре или взаимодействия субатомарных част иц. С точки зрения масштабируемости основное различие между SMP и MPP в том, каким образом отдельные процессоры управляют памятью. В случае SMP все процессоры совместно используют одну общую ш ину памяти. Конкуренция за шину снижает эффективность архитектуры с общ ей памятью при увеличении числа процессоров. Наличие отдельного высоко скоростного кэша памяти для каждого процессора, как это предусмотрено в SMP -машинах старшего класса, смягчает, но не устраняет данную проблему. Из-за такого ограничения многие конфигу рации SMP состоят максимум из 2, 4 или 8 про цессоров. Поддержка более 8 процессоров предполагает всякие изыски в апп аратной архитектуре, и лишь редкие SMP - машины поддерживают свыше 32 процессоров. Несомненным плюсом подобного п одхода является то, что SMP -компьютер в ыглядит для приложения как обычная однопроцессорная машина; это значит ельно упрощает программирование. Обычно все, что необходимо, чтобы воспо льзоваться преимуществами многопроцессорной обработки, - это многопот очная программа и операционная система, способная распределять потоки между процессорами. В случае MPP каждый процессор имеет со бственную память и шину памяти. Преимуществом такой конфигурации являе тся то, что конкуренция за шину отсутствует, а число процессоров может до стигать сотен и тысяч. (Как правило, решение считается "массово-параллель ным", только когда число процессоров превышает 64.). NUMA можно рассматривать как промежуто чный этап между SMP и MPP . Она определяет архитектуру для взаимодействия н ескольких "узлов" SMP . Узлом может быть к омпьютер в кластере, хотя сегодня чаще всего имеют в виду группу процесс оров в компьютере. Каждый узел располагает своей собственной выделенно й физической памятью, что устраняет конкуренцию за ресурсы. Узлы связаны посредством координатного коммутатора таким образом, что все они могут обращаться к одному и тому же виртуальному пространству памяти. Все узлы вместе выглядят для приложения как одна SMP -машина. Многопроцессорный компьютер выполняет лишь одну копию операционной си стемы. Если выполняются несколько копий ОС, но процессоры интегрированы таким образом, что, с точки зрения администратора, пользователя или прил ожения, они выглядят как одна система, то мы имеем дело с кластеризацией. Несмотря на то что Sun объявила о 64-проц ессорной SMP -машине ( Starfire Ultra Enterpise 10000), разработка и создание SMP -машин с 32 или 64 процессорами представляет серьезны е трудности и сопряжена со значительными расходами. При построение SMP -машин с использованием NUMA имеет верхний предел в 32 процессора. Для постороен ия более сложных систем используется кластеризация – объединение маш ин в кластеры. Кластеризация служит для объединения высокопроизводительных систем. П ервой концепцию кластерной системы анонсировала компания DEC , определив ее как группу объединенных между собой вычислительных машин, представляющих собой единый узел обработк и информации. По существу VAX -кластер п редставляет собой слабосвязанную многомашинную систему с общей внешне й памятью, обеспечивающую единый механизм управления и администрирова ния. В настоящее время на смену VAX -клас терам приходят UNIX -кластеры. При этом VAX -кластеры предлагают проверенный н абор решений, который устанавливает критерии для оценки подобных систе м. VAX -кластер обладает следующими свойс твами: · Разделение ресурсов. Компьютеры VAX в кластере могут разделять доступ к общим ленточн ым и дисковым накопителям. Все компьютеры VAX в кластере могут обращаться к отдельным файлам данных как к локальным; · Высокая готовность. Если происходит отказ одного из VAX -компьютеров, задан ия его пользователей автоматически могут быть перенесены на другой ком пьютер кластера. Если в системе имеется несколько контроллеров внешних накопителей и один из них отказывает, другие контроллеры автоматически подхватывают его работу; · Высокая пропускная способность. Ряд прикладных систем могут пользоваться возможностью параллельного выпо лнения заданий на нескольких компьютерах кластера; · Удобство обслуживания системы. Общие базы данных могут обслуживаться с единственного места. Прикладные прог раммы могут инсталлироваться только однажды на общих дисках кластера и разделяться между всеми компьютерами кластера; · Расширяемость. Увеличение вычислите льной мощности кластера достигается подключением к нему дополнительны х VAX -компьютеров. Дополнительные нако пители на магнитных дисках и магнитных лентах становятся доступными дл я всех компьютеров, входящих в кластер. Работа любой кластерно й системы определяется двумя главными компонентами: высокоскоростным механизмом связи процессоров между собой и системным программным обес печением, которое обеспечивает клиентам прозрачный доступ к системном у сервису. В настоящее время широкое распространение получила также технология п араллельных баз данных. Эта технология позволяет множеству процессоро в разделять доступ к единственной базе данных. Распределение заданий по множеству процессорных ресурсов и параллельное их выполнение позволяе т достичь более высокого уровня пропускной способности транзакций, под держивать большее число одновременно работающих пользователей и ускор ить выполнение сложных запросов. Существуют три различных типа архитек туры, которые поддерживают параллельные базы данных: · Симметричная многопроцессорная архитектура с общей памятью ( Shared Memory SMP Architecture ). Эта архитектура поддерживает единую базу данных, работающую на многопроцессорном сервере под управл ением одной операционной системы. Увеличение производительности таких систем обеспечивается наращиванием числа процессоров, устройств опер ативной и внешней памяти; · Архитектура с общими (разделяемыми) д исками ( Shared Disk Architecture ). Это типичный случ ай построения кластерной системы. Эта архитектура поддерживает единую базу данных при работе с несколькими компьютерами, объединенными в клас тер (обычно такие компьютеры называются узлами кластера), каждый из кото рых работает под управлением своей копии операционной системы. В таких с истемах все узлы разделяют доступ к общим дискам, на которых собственно и располагается единая база данных. Производительность таких систем мо жет увеличиваться как путем наращивания числа процессоров и объемов оп еративной памяти в каждом узле кластера, так и посредством увеличения ко личества самих узлов; · Архитектура без разделения ресурсов ( Shared Nothing Architecture ). Как и в архитектур е с общими дисками, в этой архитектуре поддерживается единый образ базы данных при работе с несколькими компьютерами, работающими под управлен ием своих копий операционной системы. Однако в этой архитектуре каждый у зел системы имеет собственную оперативную память и собственные диски, к оторые не разделяются между отдельными узлами системы. Практически в та ких системах разделяется только общий коммуникационный канал между уз лами системы. Производительность таких систем может увеличиваться пут ем добавления процессоров, объемов оперативной и внешней (дисковой) памя ти в каждом узле, а также путем наращивания количества таких узлов. Таким образом, среда дл я работы параллельной базы данных обладает двумя важными свойствами: вы сокой готовностью и высокой производительностью. В случае кластерной о рганизации несколько компьютеров или узлов кластера работают с единой базой данных. В случае отказа одного из таких узлов, оставшиеся узлы могу т взять на себя задания, выполнявшиеся на отказавшем узле, не останавлив ая общий процесс работы с базой данных. Поскольку логически в каждом узл е системы имеется образ базы данных, доступ к базе данных будет обеспечи ваться до тех пор, пока в системе имеется по крайней мере один исправный у зел. Производительность системы легко масштабируется, т.е. добавление до полнительных процессоров, объемов оперативной и дисковой памяти, и новы х узлов в системе может выполняться в любое время, когда это действитель но требуется. Параллельные базы данных находят широкое применение в системах обрабо тки транзакций в режиме on - line , системах поддержки принятия решений и част о используются при работе с критически важными для работы предприятий и организаций приложениями, которые эксплуатируются по 24 часа в сутки. 2. Серверы Escala компании Bull Группа компаний, объединенных под общим названием Bull , является одним из крупнейших производи телей информационных систем на мировом компьютерном рынке и имеет свои отделения в Европе и США. Архитектура PowerScale , представляет собой первую реализацию симметричной мультипроцессорной архитектуры ( SMP ), разработанной Bull специально для процессоров PowerPC . В начале она была реализована на процессоре PowerPC 601, но легко модернизируется для процессоров 604 и 620. Эта новая SMP -архитектура используетс я в семействе систем Escala . Микропроцессор PowerPC поддерживает мультипроцессорную обработку, в частности, модель тесно связанных вычислений в разделяемой (общей) памяти. Работа т есно связанных процессоров предполагает использование разными процес сорами одной общей памяти и одной операционной системы, которая управля ет всеми процессорами и аппаратурой системы. Процессоры должны конкури ровать за разделяемые ресурсы. В симметричной мультипроцессорной системе все процессоры считаются фу нкционально эквивалентными и могут выполнять операции ввода/вывода и д ругие вычисления. Разработанное Bull семейство Escala обеспечивает масштабируемость и высокую г отовность систем, центральным местом которых является симметричная му льтипроцессорная архитектура, названная PowerScale , позволяющая производить постепенную модернизацию и объе динять в системе от 1 до 8 процессоров. 2.1.Архитектура PowerScale В современных системах SMP наиболее актуальным вопросом разработки является создан ие высокопроизводительной подсистемы памяти для обеспечения высокоск оростных RISC -процессоров данными и ко мандами. Общее решение этой проблемы заключается в использовании больш ой высокоскоростной кэш-памяти, т.е. в создании иерархии памяти между про цессорами и разделяемой глобальной памятью. Архитектура PowerScale предлагает новый подход к решению вопросов тр адиционного узкого горла, ограничивающего производительность SMP -систем, а именно, новую организацию управ ления кэш-памятью и доступа к памяти. При моделировании прикладных систем, для работы которых необходимо ман ипулирование огромными объемами данных и разделения доступа к этим дан ным между многими пользователями или программами, на системах SMP , были замечены два особых эффекта: · Из-за малой вероятности н ахождения соответствующих данных в кэш-памяти возникает весьма интенс ивный трафик между системной памятью и кэшами ЦП. · В традиционной SMP -системе по умолчанию одна из задач планировщика заключае тся в том, чтобы запустить следующий разрешенный для выполнения процесс на первом же процессоре, который становится свободным. Поэтому по мере т ого, как увеличивается число процессоров и процессов, вероятность перем ещения процессов с одного процессора на другой, также увеличивается. Эта побочная миграция процессов приводит к существенному увеличению уров ня трафика между кэшами ЦП. Поэтому ключевым вопросом обеспечения высок ой системной производительности становится физическая реализация ког ерентности кэш-памяти. В традиционной SMP -архит ектуре связи между кэшами ЦП и глобальной памятью реализуются с помощью общей шины памяти, разделяемой между различными процессорами. Как прави ло, эта шина становится слабым местом конструкции системы и стремится к насыщению при увеличении числа инсталлированных процессоров. Это прои сходит потому, что увеличивается трафик пересылок между кэшами и память ю, а также между кэшами разных процессоров, которые конкурируют между со бой за пропускную способность шины памяти. В архитектуре PowerScale компании Bull интерфейс памяти реализован с учетом указа нного выше профиля приложений и рассчитан на использование нескольких поколений процессоров со все возрастающей производительностью. В дейс твительности архитектура PowerScale с само го начала была разработана в расчете на поддержку до 8 процессоров PowerPC 620. В архитектуре PowerScale (Рис. 1) основным сред ством оптимизации доступа к разделяемой основной памяти является испо льзование достаточно сложной системной шины. В действительности эта "ши на" представляет собой комбинацию шины адреса/управления, реализованно й классическим способом, и набора магистралей данных, которые соединяют ся между собой посредством высокоскоростного матричного коммутатора. Эта система межсоединений получила название MPB _ SysBus . Шина памяти использ уется только для пересылки простых адресных тегов, а неблокируемый матр ичный коммутатор - для обеспечения более интенсивного трафика данных. К матричному коммутатору могут быть подсоединены до 4 двухпроцессорных п ортов, порт ввода/вывода и подсистема памяти. Главным преимуществом такого подхода является то, что он позволяет кажд ому процессору иметь прямой доступ к подсистеме памяти. Другим важным св ойством реализации является использование расслоения памяти, что позв оляет многим процессорам обращаться к памяти одновременно. Ниже приведена схема, иллюстрирующая общую организацию доступа к памят и (Рис. 2) Каждый процессорный модуль имеет свой собственный выделенный по рт памяти для пересылки данных. При этом общая шина адреса и управления г арантирует, что на уровне системы все адреса являются когерентными. В системе используются большие кэши второго уровня ( L 2), дополняющие кэши первого уровня ( L 1), интегрированные в процессорах PowerPC . Это позволяет оптимизировать уровень миграции процес сов между процессорами и увеличивает общую пропускную способность сис темы. Очевидно, что всегда полезно выполнять процесс на одном и том же про цессоре и иметь более высокий коэффициент попаданий в кэш, чем при выпол нении процесса на следующем доступном процессоре. Используя алгоритмы, базирующиеся на средствах ядра системы, можно определить наиболее подх одящее использование пула процессоров с учетом текущего коэффициента попаданий в кэш. Рис. 1. Архитектура PowerScale Рис. 2. Схема организации доступа к памяти Модель памяти Процессор PowerPC определяет слабо упорядоченную модель па мяти, которая позволяет оптимизировать использование пропускной спосо бности памяти системы. Это достигается за счет того, что аппаратуре разр ешается переупорядочивать операции загрузки и записи так, что требующи е длительного времени операции загрузки могут выполняться ранее опред еленных операций записи. Такой подход позволяет уменьшить действитель ную задержку операций загрузки. Архитектура PowerScale полностью поддерживает эту модель памяти как на уровне пр оцессора за счет набора команд PowerPC , та к и глобально путем реализации следующих ограничений: · Обращения к глобальным п еременным синхронизации выполняются строго последовательно. · Никакое обращение к переменной синхрон изации не выдается процессором до завершения выполнения всех обращени й к глобальным данным. · Никакие обращения к глобальным данным н е выдаются процессором до завершения выполнения предыдущих обращений к переменной синхронизации. Для обеспечения подобной модели упорядоченных обращений к памяти на уровне каждого процессора системы используются определенн ая аппаратная поддержка и явные команды синхронизации. Кроме того, на си стемном уровне соблюдение необходимых протоколов для обеспечения упор ядочивания обращений между процессорами или между процессорами и подс истемой ввода/вывода возложено на программное обеспечение. Подсистема памяти С реализацией архитект уры глобальной памяти в мультипроцессорной системе обычно связан очен ь важный вопрос. Как объединить преимущества "логически" локальной для к аждого процессора памяти, имеющей малую задержку доступа, с требованиям и реализации разделяемой глобальной памяти? Компания Bull разработала патентованн ую архитектуру, в которой массив памяти полностью расслоен до уровня дли ны строки системного кэша (32 байта). Такая организация обеспечивает миним ум конфликтов между процессорами при работе подсистемы памяти и гарант ирует минимальную задержку. Требование реализации глобальной памяти о беспечивается тем, что массив памяти для программных средств всегда пре дставляется непрерывным. Предложенная конструкция решает также проблему, часто возникающую в др угих системах, в которых использование методов расслоения для организа ции последовательного доступа к различным областям памяти возможно то лько, если платы памяти устанавливаются сбалансировано. Этот, кажущийся тривиальным, вопрос может приводить к излишним закупкам дополнительны х ресурсов и связан исключительно с возможностями конструкции системы. PowerScale позволяет обойти эту проблему. Архитектура PowerScale автоматически опти мизирует степень расслоения памяти в зависимости от того, какие платы па мяти инсталлированы в системе. В зависимости от конкретной конфигураци и она будет использовать низкую или высокую степень расслоения или их ко мбинацию. Все это полностью прозрачно для программного обеспечения и, чт о более важно, для пользователя. Архитектура матрично го коммутатора Архитектура коммутато ра реализована с помощью аппаратной сети, которая осуществляет индивид уальные соединения типа точка-точка процессора с процессором, процессо ра с основной памятью и процессора с магистралью данных ввода/вывода. Эт а сеть работает совместно с разделяемой адресной шиной. Такой сбалансир ованный подход позволяет использовать лучшие свойства каждого из этих методов организации соединений. Разделяемая адресная шина упрощает реализацию наблюдения ( snooping ) за адресами, которое необходимо для аппар атной поддержки когерентности памяти. Адресные транзакции конвейеризо ваны, выполняются асинхронно (расщеплено) по отношению к пересылкам данн ых и требуют относительно небольшой полосы пропускания, гарантируя, что этот ресурс никогда не войдет в состояние насыщения. Организация пересылок данных требует больше внимания, поскольку урове нь трафика и время занятости ресурсов физического межсоединения здесь существенно выше, чем это требуется для пересылки адресной информации. О перация пересылки адреса представляет собой одиночную пересылку, в то в ремя как операция пересылки данных должна удовлетворять требованию мн огобайтной пересылки в соответствии с размером строки кэша ЦП. При реали зации отдельных магистралей данных появляется ряд дополнительных возм ожностей, которые обеспечивают: · максимальную скорость п ередачи данных посредством соединений точка-точка на более высоких так товых частотах; · параллельную пересылку данных посредс твом организации выделенного пути для каждого соединения; · разделение адресных транзакций и транз акций данных. Поэтому архитектуру PowerScale компании Bull можно назва ть многопотоковой аппаратной архитектурой ( multi - threaded hardware architecture ) с возможност ями параллельных операций. На Рис. 3 показаны основны е режимы и операции, выполняемые матричным коммутатором(СС A 2 - сдвоенный контроллер адресов кэш-памяти; CCD 2 - сдвоенный контроллер данных кэш-п амяти; IOD - дочерняя плата ввода/вывода ; DCB - матричный коммутатор данных; SMC - контроллер системной памяти ). Рис. 4.3. Матричный комму татор. Параметры производительности Вслед за установочной ф азой транзакции (например, после установки адреса на адресной шине) данн ые могут пересылаться через коммутатор на полной скорости синхронизац ии. Это возможно благодаря организации соединению точка-точка, которое с оздается для каждой отдельной транзакции. Поэтому в дальнейшем какие-ли бо помехи отсутствуют. Возможно также выполнять параллельно несколько операций, например, множественный доступ к памяти или пересылки между кэ шами. Для того чтобы уменьшить задержку памяти, операции чтения начинаются до выполнения каких-либо действий по обеспечению глобальной когерентност и на уровне системы. Ответы когерентности полностью синхронизированы, р азрешаются за фиксированное время и поступают всегда прежде, чем будет з ахвачен разделяемый ресурс - шина памяти. Это помогает избежать ненужных захватов шины. Любые транзакции, которые не разрешаются когерентно за д анное фиксированное время, позднее будут повторены системой. Используемая в системе внутренняя частота синхронизации равна 75 МГц, чт о позволяет оценить уровень производительности разработанной архитек туры. Интерфейс физической памяти имеет ширину 32 байта и, учитывая арбитр аж шины, позволяет пересылать 32 байта каждые 3 такта синхронизации. Это да ет скорость передачи данных 800 Мбайт/с, поддерживаемую на уровне интерфей са памяти. Каждый порт ЦП имеет ширину 8 байт и способен передавать по 8 бай т за такт, т.е. со скоростью 600 Мбайт/с. Следует отметить, что это скорость, дос тигаемая как при пересылке ЦП-память, так и при пересылке кэш-кэш. Скорост ь 800 Мбайт/с для памяти поддерживается с помощью буферов в коммутаторе, ко торые позволяют конвейеризовать несколько операций. Пропускная способность может достигать пикового значения 1400 Мбайт/с. Так им образом, максимальная пропускная способность будет варьироваться в диапазоне от 800 до 1400 Мбайт/с в зависимости от коэффициента попаданий кэш-п амяти. Когерентность кэш-пам яти Проблема когерентност и памяти в мультипроцессорной системе возникает из-за того, что значение элемента данных, хранящееся в кэш-памяти разных процессоров, доступно э тим процессорам только через их индивидуальные кэши. При этом определен ные операции одного из процессоров могут влиять на достоверность данны х, хранящихся в кэшах других процессоров. Поэтому в подобных системах жи зненно необходим механизм обеспечения когерентного (согласованного) с остояния кэшей. С этой целью в архитектуре PowerScale используется стратегия обратной записи, реализованная сл едующим образом. Каждый процессор для своей работы использует двухуровневый кэш со свой ствами охвата. Это означает, что кроме внутреннего кэша первого уровня (к эша L 1), встроенного в каждый процессо р PowerPC , имеется связанный с ним кэш втор ого уровня (кэш L 2). При этом каждая стро ка в кэше L 1 имеется также и в кэше L 2. В настоящее время объем кэша L 2 составляет 1 Мбайт на каждый процессор, а в бу дущих реализациях предполагается его расширение до 4 Мбайт. Сама по себе кэш-память второго уровня позволяет существенно уменьшить число обращ ений к памяти и увеличить степень локализации данных. Для повышения быст родействия кэш L 2 построен на принцип ах прямого отображения. Длина строки равна 32 байт (размеру когерентной гр анулированности системы). Следует отметить, что, хотя с точки зрения физи ческой реализации процессора PowerPC , 32 ба йта составляют только половину строки кэша L 1, это не меняет протокол когерентности, который управляет о перациями кэша L 1 и гарантирует что кэ ш L 2 всегда содержит данные кэша L 1. Кэш L 2 имеет внешний набор тегов. Таки м образом, любая активность механизма наблюдения за когерентным состоя нием кэш-памяти может быть связана с кэшем второго уровня, в то время как б ольшинство обращений со стороны процессора могут обрабатываться перви чным кэшем. Если механизм наблюдения обнаруживает попадание в кэш второ го уровня, то он должен выполнить арбитраж за первичный кэш, чтобы обнови ть состояние и возможно найти данные, что обычно будет приводить к приос тановке процессора. Поэтому глобальная память может работать на уровне тегов кэша L 2, что позволяет существен но ограничить количество операций наблюдения, генерируемых системой в направлении данного процессора. Это, в свою очередь, существенно увеличи вает производительность системы, поскольку любая операция наблюдения в направлении процессора сама по себе может приводить к приостановке ег о работы. Вторичная когерентно сть кэш-памяти Вторичная когерентнос ть кэш-памяти требуется для поддержки когерентности кэшей L 1& L 2 различ ных процессорных узлов, т.е. для обеспечения когерентного состояния всех имеющихся в мультипроцессорной системе распределенных кэшей (естеств енно включая поддержку когерентной буферизации ввода/вывода как по чте нию, так и по записи). Вторичная когерентность обеспечивается с помощью проверки каждой тран закции, возникающей на шине MPB _ SysBus . Такая проверка позволяет обнаружить, ч то запрашиваемая по шине строка уже кэширована в процессорном узле, и об еспечивает выполнение необходимых операций. Это делается с помощью тег ов кэша L 2 и логически поддерживается тем фактом, что L 1 является подмножест вом L 2. Физическая реализаци я архитектуры Ниже на Рис. 5 показана сх ема, представляющая системные платы, разработанные компанией Bull , которые используются для физической реали зации архитектуры PowerScale . Многопроцессорная материнская плата, которая используется также в кач естве монтажной панели для установки модулей ЦП, модулей основной памят и и одной платы в/в ( IOD ). Каждый модуль ЦП, построенный на базе PowerPC 601/604, включает два микропроцессора и связанные с ними кэши. Им еется возможность модернизации системы, построенной на базе процессор ов 601, путем установки модулей ЦП с процессорами 604. Смешанные конфигурации 601/604 не поддерживаются. Дочерняя плата ввода/выв ода ( IOD ) работает в качестве моста между шинами MCA и комплексом ЦП и памяти. Поддерживаются 2 канала MCA со скоростью передачи 160 Мбайт/с кажд ый. Хотя поставляемая сегодня подсистема в/в базируется на технологии MCA , это не является принципиальным эле ментом архитектуры PowerScale . В настоящее в ремя проводятся исследования возможностей реализации нескольких альт ернативных шин ввода/вывода, например, PCI . Каждая плата памяти сос тоит из четного числа банков. Максимальное число банков равно 16. Объем пам яти на каждой плате может быть 64, 256 или 512 Мбайт. Коммутатор данных ( DCB ) интегрирован в нескольких СБИС (4х16 бит) и функционально соединяет магистраль данных MPB _ SysBus с подсистемой памяти, модулями ЦП и платой в/в. Ширина магис трали данных DCB на уровне массива пам яти составляет 256 + 32 бит, а ширина магистрали данных для каждого порта ЦП и п орта в/в равна 64 + 8 бит. Операции DCB управ ляются контроллером системной памяти ( SMC ) с помощью командной шины, обеспечивающей необходимую ком мутацию устройств. Рис. 5. Физическая реал изация PowerScale 2.2.Семейство UNIX -серверов Escala Основные характеристики серверов Escala в зависимости от применяемого конструктива даны в таб лице 1. Системы семейства Escala обеспечи вают подключение следующих коммуникационных адаптеров: 8-, 16- и 128-входовых адаптеров асинхронных последовательных портов, 1- или 4-входовых адаптер ов портов 2 Мбит/с X .25, а также адаптеров Token - Ring , Ethernet и FDDI . Таблица 1 МОДЕЛЬ Escala M101 M201 D201 D401 R201 Mini-Tower DesksideRack-Mounted ЦП ( PowerPC 601) Тактовая частота (МГц) 75 75 75 75 75 Чис ло процессоров ј 2/4 2/8 4/8 2/8 Размер кэша второго уровня (Кб) 512 512 1024 1024 1024 ПАМЯТЬ Стандартный объем (Мб) 32 6464 64 64 Максимальный объем (Мб) 512 512 2048 2048 2048 ВВОД/ВЫ ВОД Тип шины MCA MCA MCA MCA MCA Пропускная способность (Мб/с) 160 160 160 2 x 160 2 x 160 Количество слотов 6 6 15 15 16 Емкость внутренней дисков ой памяти Гб) 1/18 1/18 2/36 4/99 - Количество посадочных мест 3.5" 4 4 7 7 7 5.25" 2 2 3 3 3 Емкость внешней дисков ой памяти (Гб) 738 738 1899 1899 2569 3. Серверы фирмы DEC Корпорация Digital Equipment шир око известна в мире и является одной из крупнейших компьютерных компани й, компьютеры которой остаются популярными уже в течение почти 40 лет (начи ная с ее основания в 1957 году и выпуска первых машин PDP -1 в 1960 г.). Компания Digital широко известна своими с ериями мини-ЭВМ PDP -11 и VAX , работающими под управлением операционных систем RSX 11 M и VMS соответственно. В настоящее время корпорация Digital скон центрировала основные усилия на разработке и производстве современных 64-разрядных RISC -систем. Новейший микро процессор Alpha DECchip 21164 на сегодня является самым быстрым микропроцессором. Архитектура Alpha полностью сохраняет преемственность поколений компьютеров: практически все программное об еспечение ЭВМ VAX работает и на новых с истемах Alpha . 3. 1 . Семейс тво компьютеров Alpha Отличительная черта платформы Alpha - это сбалансированность. Благодаря 64-разрядной архитектур е и высокоскоростным каналам связи с периферией Alpha поддерживает работу с огромными массивами данных, как на д исках, так и в оперативной памяти, что является весьма критичным для мног их приложений. Другим отличительным качеством платформы Alpha является ее универсальность с точки зрения применения ра зличных операционных систем ( NetWare , Pick , DECelx , OpenVMS , Digital UNIX , Windows NT ). Семейство серверов Alpha представляет собой полный ряд систем: от минимальной конструкции до сервера крупной р аспределенной сети. Ниже дано описание основных свойств этих компьютер ов и средств их реализации. Высокая надежность и дос тупность: · "Горячее" переключение ди сков, т.е. внутренний диск может быть заменен во время работы сервера. · Код коррекции оши бок (ECC, Error Correcting Code). Серверы Alpha включают ECC для основно й и кэш- памяти. При использовании этой технологии происходит постоянная проверка памяти, причем при этом ошибки не только обнаруживаются, но и ав томатически корректируются. · Технология дубли рования дисков (Redundant Array of Inexpensive Disks, RAID) · Двойная шина SCSI . · Дублирование источников питания. · Автоматический перезапуск системы. При сбое в операционной системе эта возможность минимизирует время недост упности системы. · Управление температурным режимом. Сист емы AlphaServer включают температурные и дру гие датчики, позволяющие следить за состоянием системы. Открытая архитектура: · Шина PCI , обеспечивающая скорость передачи 132 Мб/с и соответстви е международным стандартам. · Стандартные слоты EISA , предоставляющие возможность использования большого количества стандартных карт. · Высокоскоростной интерфейс SCSI -2 для подключения до 7 периферийных устройст в, обеспечивающие в два раза более высокую скорость передачи шины SCSI и возможность подключения различных ст андартных периферийных устройств. · Сетевые опции, вк лючающие Ethernet, Token Ring, FDDI. Средства управления: · Реализация удаленного у правления. · Расширенные средства диагностики. · Получение информации о конфигурации си стемы. · Программное обеспечение управления не стандартными ситуациями и журналы диагностики сбоев. Расширяемость/наращиваемость: · Возможность обновления процессора (" upgrade "). · Возможность подключения внешней памят и. · Использование симметричной мультипро цессорной обработки ( Symmetric Multi - Processing , SMP ), позволяющей добавлять дополнительны е процессоры. · Гибкость выбора операционной системы ( OpenVMS AXP , Digital UNIX , Microsoft Windows NT ). Использование кластеров: · Возможность построения кластерных систем. Основные характеристики серверов AlphaServer представлены в таблице 2. Таблица 2. Система / Характеристики AlphaServer2100 AlphaServer8200 AlphaServer8400 Частота 4/233:233 МГц 300 МГц 4/275:275 МГц 4/200:200 МГц Число процессоров 1-4 1-6 1-12 Мак симальная память 2 Гб 6 Гб 14 Гб Память на диске 500 Гб 10 Тб 10 Тб Поддержка ввода/выв ода 3 слота PCI ; 8 слотов EISA ; 108 слотов PCI ; 8 слотов EISA ; 144 слота PCI ; 8 слотов EISA ; 1 слот PCI / EISA ECC память Да Да Да RAID Да Да Да Авто перезагрузка Да Да Да Дублирование питания Да Да Да Управление темпера турой Да Да Да AlphaServer 8400 AlphaServer 8400 - это реализация сервера на базе микропроцесс ора DECchip 21164 (частота - от 300 МГц) высокопрои зводительного сервера масштаба предприятия. AlphaServer 8400 поддерживает до 12 процессоров, 14 Гб памяти и скорость ввод а/вывода свыше 1,2 Гб/сек. Сбалансированная конструкция и быстрые процессо ры позволяют обеспечивать обработку более 3000 транзакций в секунду. Архит ектура AlphaServer 8400 разработана с учетом во зможности использования будущих поколений микропроцессора Alpha . AlphaServer 8400 ос нащается высокоскоростными шинами ввода/вывода PCI (144 слота на 12 физически различных шинах). Данный компьютер им еет относительно низкую стоимость в своем классе и может использоватьс я в качестве сервера крупной распределенной базы данных, обеспечивая пр и этом надежность и готовность на уровне более дорогих мэйнфреймов. AlphaServer 8200 Компьютер AlphaServer 8200 - это од на из наиболее высокопроизводительных систем для офиса в современной п ромышленности. Его конфигурация может включать до шести микропроцессо ров DECchip 21164. Имея все преимущества 64-разр ядной Alpha -архитектуры, до 6 Гб памяти и д о 108 слотов PCI , данный сервер обеспечив ает возможности роста даже для самых крупных и сложных приложений. AlphaServer 8200 поддерживает операционные системы OpenVMS , Digital UNIX и Windows NT . Небольшие предп риятия и крупные подразделения могут использовать производительность , мощность и надежность этого сервера для приложений, которые прежде фун кционировали на системах масштаба крупного предприятия. Большие базы д анных, процессы моделирования, системы поддержки принятия решений - вот несколько примеров приложений, которые легко поддерживаются AlphaServer 8200. AlphaServer 2100 Системы AlphaServer 2100 (Рис.7.) пред ставляют собой недорогие SMP -серверы, базирующиеся на шинах PCI / EISA . Они поддерживают операционные системы OpenVMS , Digital UNIX и Windows NT . Данные компьюте ры могут использоваться в качестве серверов высокопроизводительных ко ммерческих приложений и баз данных, а также серверов крупных локальных с етей. AlphaServer 2100 4/233 (микропроцессор DECchip 21064 A ) и меет частоту 233 МГц с кэш-памятью 1 Мб; AlphaServer 2100 4/275 (микропроцессор DECchip 21064 A ) – 275 МГц с кэш-памятью 4 Мб; AlphaServer 2100 5/250 (микропроцессор DECchip 21164) – 250 МГц с кэш-памятью 4 Мб. Каждая система может иметь к онфигурацию с 1-4 процессорами, поддерживает до 2 Гб оперативной памяти и д о 64 Гб внутренней дисковой памяти. Пропускная способность системной шин ы равна 667 Мб/сек, а высокопроизводительная подсистема ввода/вывода PCI имеет пиковую пропускную способность 132 Мб/сек. Шина ввода/вывода EISA (33 Мб/сек) по ддерживает широкий спектр стандартных устройств. Микропроцессор 21066, 21164 – 2-х и ли 4-х канальный суперскалярный процессор имеет следующие характерные ч ерты: · Все команды фиксированной длины и формата; · FPU поддерживет формат чисел как фирмы DEC , так и стандарта IEEE ; · 32 64-х разрядных регистра для целых чисе л и 32 64-х разрядных для чисел с плавающей точкой; · Встроеный кэш прямого отображения дл я чтения/записи данных; · Встроеный кэш прямого отображения дл я чтения команд; · Встроенные буфера преобразования ин струкций и данных. Системная шина – соединяет процессор с памятью и подсистемой ввода/в ывода. Является синхронной, мультипликсированной 128-битной шиной адреса/ данных. На шине используется контроль четности. Все передачи длиной 32 бай та и пиковая производительность – 666 Mb / sec . Система памяти: Высокая скорость обраще ния достигается: · Наличием буферов потокового чтения; · Контроль по четности адреса и данных; · Регенерация проводиться с учетом обр ащений к памяти; На Рис. 6. представлена бл ок-схема микропроцессора 21066. Основными компонентами этого процессора яв ляются: кэш-память команд, целочисленное устройство, устройство плавающ ей точки, устройство выполнения команд загрузки/записи, кэш-память данны х, а также контроллер памяти и контроллер ввода/вывода. Кэш-память команд представляет собой кэш прямого отображения емкостью 8 Кбайт. Команды, выбираемые из этой кэш-памяти, могут выдаваться попарно д ля выполнения в одно из исполнительных устройств. Кэш-память данных емко стью 8 Кбайт также реализует кэш с прямым отображением. При выполнении оп ераций записи в память данные одновременно записываются в этот кэш и в б уфер записи. Контроллер памяти или контроллер ввода/вывода шины PCI обрабатывают все обращения, которые про ходят через расположенные на кристалле кэш-памяти первого уровня. Контр оллер памяти прежде всего проверяет содержимое внешней кэш-памяти втор ого уровня, которая построена на принципе прямого отображения и реализу ет алгоритм отложенного обратного копирования при выполнении операций записи. При обнаружении промаха контроллер обращается к основной памят и для перезагрузки соответствующих строк кэш-памяти. Контроллер ввода/в ывода шины PCI обрабатывает весь трафи к, связанный с вводом/выводом. Под управлением центрального процессора о н выполняет операции программируемого ввода/вывода. Трафик прямого дос тупа к памяти шины PCI обрабатывается контроллером PCI совместно с контролл ером памяти. При выполнении операций прямого доступа к памяти в режиме ч тения и записи данные не размещаются в кэш-памяти второго уровня. Интерф ейсы памяти и PCI были разработаны спе циально в расчете на однопроцессорные конфигурации и не поддерживают р еализацию мультипроцессорной архитектуры. Рис. 6. Основные компон енты процессора Alpha 21066 Рис .7. Архитектура AlphaServer 2100 A На рисунке 7 показан при мер системы, построенной на базе микропроцессора 21066. В представленной ко нфигурации контроллер памяти выполняет обращения как к статической па мяти, с помощью которой реализована кэш-память второго уровня, так и к дин амической памяти, на которой построена основная память. Для хранения тег ов и данных в кэш-памяти второго уровня используются кристаллы статичес кая памяти с одинаковым временем доступа по чтению и записи. Конструкция поддерживает до четырех банков динамической памяти, кажды й из которых может управляться независимо, что дает определенную гибкос ть при организации памяти и ее модернизации. Высокоскоростная шина PCI имеет ряд пр ивлекательных свойств. Помимо возможности работы с прямым доступом к па мяти и программируемым вводом/выводом она допускает специальные конфи гурационные циклы, расширяемость до 64 бит, компоненты, работающие с питаю щими напряжениями 3.3 и 5 В, а также более быстрое тактирование. Базовая реал изация шины PCI поддерживает мультипл ексирование адреса и данных и работает на частоте 33 МГц, обеспечивая макс имальную скорость передачи данных 132 Мбайт/с. Шина PCI непосредственно управляется микропроцессором. На рисунк е 5.18 показаны некоторые высокоскоростные периферийные устройства: граф ические адаптеры, контроллеры SCSI и се тевые адаптеры, подключенные непосредственно к шине PCI . Мостовая микросхема интерфейса ISA позволяет подключить к системе низкоскоростные устро йства типа модема, флоппи-дисковода и т.д. 3.Серверы компании Hewlett - Packard Компания Hewlett - Packard была учре ждена в Калифорнии в 1938 году с целью создания электронного тестирующего и измерительного оборудования. Основой разработки современных компьютеров Hewlett - Packard является архитекту ра PA - RISC . Она была разработана компанией в 1986 году, и с тех пор, благода ря успехам интегральной технологии, прошла несколько стадий своего раз вития от многокристального до однокристального исполнения. Архитектур а PA - RISC разрабатывалась с учетом возможности построения многопр оцессорных систем, которые реализованы в старших моделях серверов. Как известно, одна из главных причин перехода к RISC — стремление выполнять команду за один такт. Для достижения большей производительности разработчики RISC создают процессоры, выполняющие за оди н такт несколько команд. Такие процессоры называют суперскалярными. Эти процессоры сложнее — их реализуют, как правило, на нескольких кристалла х, что ведет к ограничению частоты. Hewlett - Packard первой разработала суперскалярн ый процессор на одном кристалле с высокой тактовой частотой. Для того, чт обы более полно использовать возможности суперскалярных процессоров, в набор PA - RISC включены составные команды, которые выполняют на разных ч астях кри-сталла сразу несколько операций. Вследствие этого, PA - RISC выполн яет большее число команд за такт, опережая процессоры конкурентов, даже если они обладают большей тактовой частотой. Еще одна особенность PA - RISC — большие внешние к эши (Рис. 8.). В отличие от некоторых других процессоров, где размер кэша дост аточен лишь для быстрого выполнения простых тестов, кэши PA - RISC форсируют ра боту реальных приложений и служат ключевым отличием от других реализац ий RISC . Хранение команд и данных осущес твляется в раздельных кэшах, причем процессор соединяется с ними с помощ ью высокоскоростных 64-битовых шин. Кэш-память реализуется на высокоскор остных кристаллах статической памяти ( SRAM ), синхронизация которых осуществляется непосредственно н а тактовой частоте процессора. При тактовой частоте 100 МГц каждый кэш имее т полосу пропускания 800 Мбайт/с при выполнении операций считывания и 400 Мба йт/с при выполнении операций записи. Микропроцессор аппаратно поддержи вает различный объем кэш-памяти: кэш команд может иметь объем от 4 Кбайт до 1 Мбайт, кэш данных - от 4 Кбайт до 2 Мбайт. Чтобы снизить коэффициент промахо в применяется механизм хеширования адреса. В обоих кэшах для повышения н адежности применяются дополнительные контрольные разряды, причем ошиб ки кэша команд корректируются аппаратными средствами. Еще один метод, используемый в RISC -архи тектурах для повышения производительности — это конвейер. Для ускорен ия выполнения команды ее обработка разбивается на ступени: выборка, деко дирование, выполнение, обратная запись и т.д. Все ступени конвейера работ ают одновременно. Наличие конвейера — главный фактор, благодаря которо му RISC превосходит CISC . 5-ступенчатый конвейер минимизирует задержки из-за ос тановов, характерные для суперконвейерных архитектур. Другими важными особенностями PA - RISC являются: · Расширенные возможност и 64-разрядных вычислений. · Встроенная поддержка графики. Набор ком анд PA - RISC расширен графическими возможностями. Эти команды наряду с огромной производительностью вещественных вычислений позволяют доб иться замечательных характеристик графики без помощи графических проц ессоров. · Встроенная поддержка мультимедиа. Перв ым процессором с поддержкой мультимедиа был PA -7100 LC . Он мог декодировать видео MPEG -1 со скоростью 30 кадров в секунду с полным стереозвуком. Благ одаря встроенной поддержке типов данных мультимедиа в базовой архитек туре, Hewlett - Packard в состоянии обеспечить очень высокую скорость отображени я без дополнительных затрат. Рис. 8 . Блок-схема взаимодействия процессора и внешних кэшов Процессор подсоединяется к памяти и подсистеме ввода/выво да посредством синхронной шины. Процессор может работать с тремя разным и отношениями внутренней и внешней тактовой частоты в зависимости от ча стоты внешней шины: 1:1, 3:2 и 2:1. Это позволяет использовать в системах разные п о скорости микросхемы памяти. Процессор PA -8 xxx вобрал в себя все известные методы ускорения выполнения к оманд. В его основе лежит концепция "интеллектуального выполнения", кото рая базируется на принципе внеочередного выполнения команд. Это свойст во позволяет PA -8000 достигать пиковой су перскалярной производительности благодаря широкому использованию ме ханизмов автоматического разрешения конфликтов по данным и управлению аппаратными средствами. Эти средства хорошо дополняют другие архитект урные компоненты, заложенные в структуру кристалла: большое число испол нительных функциональных устройств, средства прогнозирования направл ения переходов и выполнения команд по предположению, оптимизированная организация кэш-памяти и высокопроизводительный шинный интерфейс. PA -8500 (Рис. 9.) является 4-х канальным суперс калярным процессором, выполняющим 4 операции за такт. PA -8500 имеет следующие архитектурные особенности: · Наибольший размер кэша п ервого уровня на процессор (1 МБ - данные, 0.5 МБ - инструкции). · По два 64-разрядных модуля с плавающей точ кой для функций загрузки/выгрузки, умножения/сложения, деления/извлечен ия квадратного корня, целочисленных, сдвиговых/логических функций кажд ый - всего 10 функциональных модулей. · Буфер предсказания ветвления для 56 инст рукций ( instruction reorder buffer - IRB ) · Спекулятивное выполнение · Статическое и динамическое предсказан ие ветвлений Перечисленные особенности рассматриваются ниже более по дробно. PA -8500 реализ ован в 0.25 микронной технологии. Новая технология позволяет разместить на чипе большой кэш первого уровня, что дает возможность повысить частоту б ез необходимости наличия связанных кэшей второго уровня. Кэш второго уровня имеет цикл медленнее цикла кэша первого уровня, а так же обладает более низкой пропускной способностью. Задержка, вызванная д оступом к более медленному кэшу второго уровня, сочетается с необходимо стью извлечь полную строку кэша для заполнения кэша первого уровня, а не просто заполнить его текущими данными. Большой кэш первого уровня помож ет избежать ограничений многоуровневой структуры кэша, так как направл яет потоки инструкций и данных непосредственно в хранилище данных. Рис. 9 . Архитектура процессора PA -8500 Процессор PA -8500 предоставляет доступ к большему объему да нных за два такта из своего 0.5 MB кэша ин струкций и 1 MB кэша данных, чем многие с истемы могут предоставить за 10 и более тактов из кэша второго уровня. Меха низм установки очередности инструкций поддерживает постоянную загруз ку функциональных модулей процессора, предотвращая их простой, как это о бычно происходит в традиционных конвеерных процессорах. Одной из задач при разработке PA -8500 был о создание чипового кэша, который бы мог уместиться в выделенную зону чи па и, тем не менее, поддерживал бы высокий уровень установки очередности инструкций. Такое решение требует, чтобы кэш данных поддерживал выполне ние двух одновременных операций памяти при поддержке двухтактного дос тупа. Задача была решена использованием двухбанковой системы, разработ анной для внекристального кэша данных. Система реализована в виде прост ого однопортового RAM , что помогло сох ранить пространство на чипе. Поскольку каждый запрос имеет отношение то лько к половине кэша, физическая длина доступа была уменьшена, что позво лило достичь меньшего времени доступа. Все данные, хранящиеся в кэше PA -8500, защи щены от возникновения однобитовых ошибок. Необходимо принять все меры к сохранению целостности данных. Для кэша инструкций достаточно простой четности, поскольку его содержимое всегда безошибочно. Всякий раз, когда доступ к инструкциям сигнализирует об ошибке, доступ обрабатывается ка к неудачное обращение в кэш. Строки кэша с нарушенными данными аннулирую тся и данные поступают из памяти заново. Больше усилий необходимо предпринять для обеспечения защиты кэша данн ых, потому как коррекция необходима когда неверная строка кэша нарушает ся. PA -8500 предоставляет 6 лишних битов на слово для возможности коррекции однобитовой ошибки и защиты кэша данны х. Однако, коррекция происходит не прямо во время доступа к кэшу, так как э то бы увеличило бы время задержки доступа. Вместо этого, ошибки распозна ются параллельной логикой коррекции ошибок. Если ошибка распознана, пов режденные данные выбрасываются из кэша. Если строка неверна, коррекция о шибки происходит на пути копирования. Если строка верна, она аннулируетс я, а доступ производится еще раз, что заставляет строку переместиться в к эш с исправленными данными. При наличии большого чипового кэша первого уровня в сочетании с мощным м еханизмом предсказания ветвления, PA - 8500 не нуждается в дорогом, присоединенном напрямую к процессору кэше втор ого уровня. Что, в свою очередь, устраняет необходимость в интегрированн ом контроллере кэша второго уровня. В дополнение к этому, нет необходимо сти в большом количестве выводов процессора, обслуживающих соединения с внешними RAM . Процессор PA -8500 обладает раздельной ар хитектурой, в которой логика интерпретирования инструкций не связана с конвеерной логикой функциональных модулей. Подобная архитектура позво ляет процессору частично интерпретировать инструкции задолго до дейст вительного исполнения инструкций функциональным модулем (модулями). Ин терпретированные инструкции хранятся в очереди внутри чипа. Одновреме нно PA -8500 может таким образом обрабатыв ать до 56 инструкций. Процессор обрабатывает до 4 инструкций за такт. Для поддержания суперска лярной производительности на максимально возможном уровне процессор PA -8500 содержит в себе десять функционал ьных модулей: два независимых модуля для операций с плавающей точкой, дв а независимых функциональных модуля деления и извлечения квадратного корня, два независимых 64-разрядных целочисленных арифметических логиче ских модуля ( ALU ), два модуля сдвиговых/л огических функций (хотя эти модули разделены с целочисленными ALU , за такт ими выполняются лишь две из возможн ых четырех инструкций), и два независимых модуля загрузки/выгрузки. Что касается важных функциональных модулей для операций с плавающей то чкой, каждый из них способен выполнить одну инструкцию умножения/сложен ия за такт. Таким образом, пиковая производительность операций с плавающ ей точкой в четыре раза превышает тактовую частоту. Важно отметить, что и нструкция умножения/сложения является комбинированной, - то есть для вып олнения одной инструкции необходимо выполнение двух операций. Это не пр осто повышает производительность, выполнение комбинации умножения/сло жения требует одной инструкции в IRB , ч то еще более повышает эффективность процессора. Инструкция умножения/с ложения имеет трех тактовую задержку, но при наличии конвеерности, резул ьтат выдается каждый такт. Для того, чтобы использовать весь на бор функциональных модулей, процессор оснащен 56-командным буфером предс казания ветвлений ( IRB - instruction reorder buffer ) двух портовым кэшем данных и способнос тью выбирать четыре инструкции за такт из большого кэша инструкций. Проц ессор может хранить до 56 инструкций в буфере и выполнять их в тот момент, к огда необходимые данные и функциональный модуль (модули) станут доступн ыми. Взаимосвязь данных и инструкций, хранящихся в буферах известна, инс трукции поступают в функциональные модули точно в момент, когда данные и функциональные модули будут доступны. Могучим оружием PA -8500 является его способность производить спекулятивно е выполнение, которое заставляет процессор "отгадывать" путь выполнения и выполнять инструкции по этому пути. Если догадка неверна, спекулятивно выполненные инструкции сбрасываются. Спекулятивное выполнение поддер жано интеллектуальным механизмом предсказания ветвлений, базирующемс я на 2,048-командном кэше истории ветвления. Предсказание ветвлений определ яет порядок выполнения инструкций (то есть, какая инструкция, по его мнен ию, будет выполнена) и эти инструкции спекулятивно выполняются. Если отв етвление предсказано неправильно, эти инструкции просто сбрасываются, в случае если они еще не удалены. Таблица истории ветвлений ( BHT - branch history table ) в PA -8500 является стандарт ной матрицей двухбитных ячеек, но информация, хранимая в них, не является информацией о направлении ответвления (выбранного или невыбранного). Мо дернизированный BHT позволяет PA -8500 сочетать возможности статического и д инамического методов предсказания ветвлений в одной аппаратной структ уре, что не требует наличия двух или трех аппаратных матриц, как в некотор ых других методах предсказания ветвлений. Конструкция процессора обеспечивает реализацию двух способов построе ния многопроцессорных систем. При первом способе каждый процессор подс оединяется к интерфейсному кристаллу, который наблюдает за всеми транз акциями на шине основной памяти. В такой системе все функции по поддержа нию когерентного состояния кэш-памяти возложены на интерфейсный крист алл, который посылает процессору соответствующие транзакции. Кэш данны х построен на принципах отложенного обратного копирования и для каждог о блока кэш-памяти поддерживаются биты состояния "частный" ( private ), "грязный" ( dirty ) и "достоверный" ( valid ), значения которых м еняются в соответствии с транзакциями, которые выдает или принимает про цессор. Второй способ организации многопроцессорной системы позволяет объеди нить два процессора и контроллер памяти и ввода-вывода на одной и той же л окальной шине памяти. В такой конфигурации не требуется дополнительных интерфейсных кристаллов и она совместима с существующей системой памя ти. Когерентность кэш-памяти обеспечивается наблюдением за локальной ш иной памяти. Пересылки строк между кэшами выполняются без участия контр оллера памяти и ввода-вывода. Такая конфигурация обеспечивает возможно сть построения очень дешевых высокопроизводительных многопроцессорн ых систем. Серверы HP 9000 класса D В секторе рынка серверов рабочих групп компания HP представлена довольно широкой серией систе м HP 9000 класса D . Это серия систем с относительно низкой стоимостью, котора я конкурирует с серверами, построенными на базе ПК. 1– 2– процессорные се рверы начального уровня на процессорах РА– 7300 LC и РА– 8000. Изначально позиционировались как серверы для мал ого бизнеса, однако сейчас производительность новых старших моделей эт ого класса вполне достаточна для обслуживания очень больших организац ий (несколько сотен активных пользователей СУБД). При этом стоимость их п о– прежнему соответствует стоимости серверов нижнего уровня. Работают под управлением операционной системы HP - UX . Серверы HP 9000 класса K 1– 6– процессорные серверы среднего уровня на процессорах РА– 8000 и РА8200. Модель К570 с шестью процессорами РА– 8200 200 MHz является рекордсменом по скорости обработки транзакц ий в классе средних серверов — 21.358 tpm (б лижайший конкурент — AlphaServer 4100 с четырь мя процессорами DECchip 21164 600 MHz — показал 15.100 tpm ). Официальные данные по быстродействию вышедших в феврале моделей K 380/ K 580 ещ е не опубликованы, однако, по оценкам НР, их транзакционная производител ьность на 15– 20% выше, чем у К570. Серверы способны обслужить до тысячи активны х пользователей СУБД, а значит, перекрывают потребности подавляющего бо льшинства организаций. Архитектуры D – и K – Class схожи: процессо ры, память и контроллеры ввода/вывода общаются через внутреннюю шину с п роизводительностью 960 MB / sec . Различается максимальное число процессоров, а т акже интерфейсы для подключения плат расширения: в D – Class используются ш ины EISA и HP – HSC ( High Speed Connect , пиковая скорость 160 MB / sec ), а в K – Class — шины HP – HSC и HP – PB ( Precision Bus , пиковая скорость 32 MB / sec ). Стандартные интерфе йсы серверов включают: 2 x RS – 232 (для консоли и UPS ), Centronics , Ethernet , SCSI – 2 и/или F / W SCSI – 2, многие модели — также порт удал енного управления со встроенным модемом. Платы расширения включают F / W SCSI – 2, Fibre Channel , Ethernet , Token – Ring , FDDI , 100 VG , 100 Base – T , ATM , ISDN , X .25, SNA , мультиплексоры на различное число портов RS – 232. В конструкции сервера предусмотрены 4 отсека для установки дисковых нак опителей, а с помощью специальных стоек (кабинетов) расширения емкость д исковой памяти системы может быть доведена до 8.3 Тбайт. Основные параметр ы серверов HP 9000 класса К представлены в таблице 3. Таблица 3. Основные хар актеристики серверов HP 9000 класс а K МОДЕЛЬ K 210 K 220 K260 K420 K450 K460 ЦП Тип про цессора PA 7200 PA 7200 PA8000 PA7200 PA8000 PA8000 Так товая частота (МГц) 120 100( D 210) 120 180 120 160 180 Число процессоров 1-4 1-4 1-4 1-4 1-4 1-4 Пропускная способность си стемной шины (Мб/сек) 960 960 960 960 960 960 Размер кэша (Кб) (команд/ данных) 256/ 256 1024/ 1024 1024/1024 1024/1024 1024/1024 1024/1024 ПАМЯТЬ Ми нимальный объем (Мб) 64 128 128 128 128 128 Максимальный объем (Гб) 2.0 2.0 2.0 3.0 4.0 4.0 ВВОД/ВЫВОД Ко личество слотов HP - HSC 1 1 1 5 5 5 Количество слотов HP - PB 4 4 4 8 8 8 Максимальная пропускная способность подсистемы в/в ( Мб/сек) 288 288 288 288 288 288 Количество отсеков для дис ков Fast / Wide SCSI -2 4 4 4 4 4 4 Максимальная емкость дисковой памяти ( T б) 3.8 3.8 3.8 8.3 8.3 8.3 Количество последовательных портов 2 2 2 2 2 2 Количество параллельных портов 1 1 1 1 1 1 Сетевые интерфейсы Ethernet Ethernet Ethernet Ethernet Ethernet Ethernet Симметричные многопроцессорн ые серверы HP 9000 класса Т Самым мощным и расширяемым рядом корпоративных серверов к омпании HP на базе ОС UNIX является семейство HP 9000 класса T . Это следующе е поколение серверов, которое было разработано компанией вслед за HP 9000 model 870. В настоящее время объявлены 12-процессорные системы Т600 на базе процессора PA -8000, поставки которых должны начатьс я в 1997 году. Существующие системы (Т500 и Т520) допускают замену старых процессо ров на процессоры PA -8000. Характерной особенностью архитектуры серверов класса Т является больш ая емкость кэш-памяти команд (1 Мбайт) и данных (1 Мбайт) у каждого процессора системы. Серверы класса T используют 64-битовую шину с расщеплением транзакций, которая поддерживает до 14 проц ессоров, работающих на частоте 120 МГц. Эта шина обеспечивает в установивше мся режиме пропускную способность 768 Мбайт/с при пиковой производительн ости 960 Мбайт/с. Серверы класса T могут поддерживать до 8 каналов HP - PB ( HP Precision Bus ), работающих со с коростью 32 Мбайт/с, однако в стойке основной системы поддерживается толь ко один канал HP - PB . Для обеспечения полной конфигурации подсистемы ввода /вывода необходима установка 7 стоек расширения, занимающих достаточно б ольшую площадь. Общая пиковая полоса пропускания подсистемы в/в в полнос тью сконфигурированной 8-стоечной системе составляет 256 Мбайт/с, что меньш е полосы пропускания подсистемы в/в серверов класса К. Однако максимальн ая емкость дисковой памяти при использовании RAID -массивов достигает 20 Тбайт. Указанная двухярусная шинная структура сервера обеспечивает оптималь ный баланс между требованиями процессоров и подсистемы ввода/вывода, га рантируя высокую пропускную способность системы даже при тяжелой рабо чей нагрузке. Доступ процессоров к основной памяти осуществляется поср едством мощной системной шины процессор-память, поддерживающей когере нтное состояние кэш-памятей всей системы. В будущих системах планируетс я 4-кратное увеличение пропускной способности подсистемы ввода/вывода. 4. Отказоустойчивые се рверы компании Tandem Computer Inc . Надежные вычислительн ые машины являются ключевыми элементами для построения наиболее ответ ственных прикладных систем в сфере розничной торговли, финансов и телеф онной коммутации. На современном этапе развития информационных технол огий подобные приложения предъявляют широкий диапазон требований к ма сштабируемости, поддержке открытых стандартов и обеспечению отказоуст ойчивости систем. Одной из наиболее известных в мире фирм, работающих в д анной области, является компания Tandem . В настоящее время для удовлетворения различных требований рынка надеж ных вычислений она поставляет две различные линии своих изделий: систем ы Tandem NonStop и системы Tandem Integrity . Системы Tandem NonStop , первые модели которых появились еще в 1976 году, базируются н а реализации многопроцессорной обработки и модели распределенной памя ти. Для обеспечения восстановления после сбоев аппаратуры и ошибок прог раммного обеспечения эти системы используют механизмы передачи сообще ний между процессными парами. База данных NonStop SQL , в основе архитектуры которой лежит модель системы без разделения ресурсов ( shared - nothing ), показала л инейную масштабируемость в приложениях обработки транзакций на конфиг урациях, содержащих более 100 процессоров. Первоначально системы NonStop были нацелены на создание приложений опер ативной обработки транзакций ( OLTP ), но в настоящее время интенсивно используются и в других ответственных прил ожениях (системах передачи сообщений и системах поддержки принятия реш ений). В 1990 году компания Tandem объявила о начал е выпуска систем Integrity . Для маскировани я ошибок в работе систем Integrity использу ются методы аппаратной избыточности (трехкратное резервирование), обес печивающие продолжение непрерывной работы в условиях сбоев без воздей ствия на приложения. Хотя указанные две линии изделий компании имеют отличия, они удовлетвор яют целому ряду общих требований и используют многие общие технологии и компоненты. Все системы Tandem гарантиру ют целостность данных и устойчивость к сбоям, и кроме того, обеспечивают масштабируемость и возможность производить модернизацию системы в реж име online . Обе линии изделий NonStop и Integrity по зволяют выполнять техническое обслуживание систем в режиме online (установку и замену плат, источников питани я и вентиляторов без остановки системы и выключения питания). Применяемы е конструкции допускают установку обеих систем в офисных помещениях, ст андартных машинных залах вычислительных центров или на телефонных ста нциях. В системах используются много общих компонентов таких, как накопи тели на дисках, элементы памяти и микропроцессоры. В 1991 году компания Tandem начала программу объединения лучших свойств обеих систем в единой линии изделий. Основой для объединения архитектур послужила разработка главного транспортно го средства - системной сети ServerNet . ServerNet представляет собой многоступенчатую пакетную сеть, используемую как для организации межпроцессорных связе й, так и для реализации связей с устройствами ввода/вывода. ServerNet обеспечивает эффективные средства для обнару жения и изоляции неисправностей, а также реализует прямую поддержку аль тернативных каналов передачи данных для обеспечения непрерывной работ ы системы при наличии отказов сети. Разработка этой сети предоставляет н овые возможности развития обеих линий изделий, включая большую масштаб ируемость, интерфейсы с открытыми стандартами шин и улучшенную поддерж ку мультимедийных приложений. Архитектура систем NonStop На Рис. 10 показана базовая архитектура систем NonStop . Эта архитектура предполагает объединение дву х или более ЦП при помощи дублированной высокоскоростной межпроцессор ной шины. Каждый процессор имеет один или несколько каналов в/в, соединяю щих его с двухпортовыми дисковыми контроллерами и коммуникационными а даптерами. В действительности в первых пяти поколениях систем NonStop ( NonStop I , II , TXP , CLX и VLX ) было реализовано т олько по одному каналу в/в на процессор, а пара разделяемых шин обеспечив ала объединение до 16 процессоров. В более поздних системах NonStop Cyclone и Himalaya K 10000/20000 для увеличения пропускной способности системы межсоединений была п рименена сегментация межпроцессорной шины на базе четырехпроцессорны х секций. Секции могут объединяться с помощью оптоволоконных линий связ и в узлы (до четырех секций в узле). Системы NonStop II , TXP , VLX и Cyclone поддерживают также возможность построения оптов олоконного кольца, которое позволяет объединить между собой до 14 узлов и обеспечивает быстрый обмен данными внутри домена, состоящего из 224 проце ссоров. В системе Cyclone к каждому процес сору могут подсоединяться несколько каналов в/в, причем каждые четыре ка нала управляются своей парой контроллеров прямого доступа к памяти. Рис. 10. Архитектура NonStop После разработки и успешных испытаний системы Cyclone компания Tandem перешла на применение в своих изделиях RISC процессоров компании MIPS (вместо использовавшихся ранее заказных CISC процессоров). В системах CLX / R и К200 используются про цессоры R 3000, а в системах Himalaya K 10000, K 20000 и K 2000 - про цессоры R 4400. Одновременно с объявлени ем в 1993 году о начале поставок нового семейства систем Himalaya компания анонсировала также оптоволоконную сеть межпроцессорного обмена TorusNet , предназ наченную для построения крупномасштабных кластеров. TorusNet обеспечивает соединение четырехпроцессорных се кций с помощью избыточной сети с топологией двухмерного тора. Все аппаратные компоненты систем NonStop построены на основе принципа "быстрого проявления неисправности" ( fail fast disign ), в соответствии с которым каждый ко мпонент должен либо функционировать правильно, либо немедленно остана вливаться. В более ранних системах Tandem реализация этого принципа широко опиралась на использование методов п роверки четности, избыточного кодирования или проверки допустимости с остояния при выполнении каждой логической функции. Современные констр укции для обнаружения ошибок в сложной логике полагаются главным образ ом на методы дублирования и сравнения. Все системы, имеющие ЦП на базе мик ропроцессоров, для гарантии целостности данных и быстрого обнаружения неисправностей выполняют сравнение выходов дублированных и взаимно си нхронизированных микропроцессоров. В системах NonStop ответственность за восстановление после обнаружения неи справности в аппаратуре возлагается на программное обеспечение. Операционная система NonStop Kernel систем NonStop непрерывно развивалась и к настоящему времени превратила сь из патентованной фирменной операционной системы в систему, которая о беспечивает полностью открытые интерфейсы, построенные на основе пром ышленных стандартов. Для поддержки устойчивости критически важных про цессов в NonStop Kernel реализованы низкоуровневые механизмы контрольных точек, а также специальный слой программных средств, на котором строится как па тентованная среда Guardian , так и открытая среда Posix - XPG /4. Архитектура систем Integrity Основной задачей компании Tandem при разработке систем семейства Integrity было обеспечение устойчивости к одиночным отказам аппара туры при соблюдении 100% переносимости стандартных UNIX -приложений. Для маскирования аппаратных неисправност ей в системах Integrity используется тройн ое модульное резервирование ( TMR - triple - modular redundancy ) в процессоре, кэш-памяти и основн ой памяти. Три процессора выполняют одинаковые потоки команд, но раб отают с независимой синхронизацией. Процессоры синхронизируются во вр емя обработки обращений к глобальной памяти и при обслуживании внешних прерываний. Все обращения к глобальной памяти с выходов резервируемых п роцессоров поступают через схемы голосования в пару контроллеров TMR . Схемы голосования на основе сравнения о бращений между собой обнаруживают возможные неисправности процессоро в и посылают достоверные запросы в остальную часть системы. Для обнаруже ния неисправностей в конструкциях контроллера TMR и процессора в/в используются средства самоконтроля. Кажд ый периферийный контроллер содержит стандартную плату VME , которая через специальную плату адаптера подсое диняется к паре шин в/в, защищенных четностью. Плата адаптера позволяет о существлять коммутацию контроллера с двумя процессорами в/в. В системах Integrity реализация платы осно вного процессора не требует сложной логики самоконтроля. Однако это дел ает ее конструкцию отличной от конструкции процессорной платы систем NonStop , хотя в обеих используются одни и т е же микропроцессоры. Архитектура новых систем объединяет требования б азовой конструкции Integrity при сохранен ии совместимости с требованиями систем NonStop . Архитектура системы на базе ServerNet Новая системная архитектура, построенная на базе ServerNet , объединяет свойства систем NonStop и Integrity . Она реш ает общую задачу построения отказоустойчивых систем различного масшта ба путем реализации гибких методов соединения стандартных функциональ ных блоков (модулей ЦП/памяти, подсистем внешней памяти и коммуникационн ых адаптеров). Рис. 11. Архитектура сис темы на базе ServerNet . На Рис. 11. показана архитектура типичной системы, построенн ой на базе ServerNet . Эта система состоит из нескольких процессорных узлов и узлов ввода/вывода, объединенных друг с другом системной сетью ServerNet . Базовым э лементом системной сети ServerNet являетс я маршрутизатор, выполненный в виде отдельной заказной СБИС. Для обеспеч ения отказоустойчивости предполагается возможность построения двух н езависимых подсетей ServerNet : X и Y . В типо вой конфигурации системы большинство ее узлов имеют двухпортовые инте рфейсы, обеспечивающие подсоединение каждого узла к этим независимым п одсетям. Одной из дополнительных возможностей новой архитектуры являе тся наличие специальной шины когерентности, допускающей подключение д о четырех ЦП. Эта шина обеспечивает согласованное состояние общей для не скольких процессорных узлов памяти и их кэшей при выполнении программ, р азработанных в расчете на мультипроцессорную обработку в системе с раз деляемой общей памятью. При работе под управлением операционных систем, поддерживающих отказо устойчивость программными средствами (подобных NonStop Kernel ), процессорные уз лы выполняют независимые потоки команд, все пересылки данных осуществл яются ЦП по сети ServerNet . Как уже отмечалось, для обеспечения отказоустойчивости в системе Integrity требуются три процессорных кристалла и три массива микросхем памяти. Новая архитектура требует четырех проце ссорных кристаллов (два на модуль ЦП) и двух массивов микросхем памяти. Ст оимость реализации этих двух подходов существенно зависит от размера п амяти. Для типовых систем оба метода имеют сравнимую стоимость. ServerNet ServerNet представляет собой быструю, масштабируемую, на дежную системную сеть, обеспечивающую гибкость соединения большого чи сла ЦП и периферийных устройств в/в между собой. Главными свойствами это й сети коммутации пакетов являются малая задержка и высокая надежность передачи данных. Для уменьшения задержки в сети применяется метод червя чной маршрутизации, не требующий приема всего пакета до его отсылки к сл едующему приемнику. Физический уровень ServerNet образуют независимые каналы приема и передачи, каждый из к оторых имеет 9-битовое поле команд/данных и сигнал синхронизации. Поле ко манд/данных обеспечивает кодирование 256 символов данных и до 20 символов к оманд. Символы команд используются для управления уровнем звена, инициа лизации и сигнализации об ошибках. Кодирование в одних и тех же линиях ко манд и данных сокращает количество контактов и упрощает обнаружение ош ибок в логике управления. Система использует ServerNet для организа ции связей ЦП-ЦП, ЦП-В/В и В/В-В/В. Пересылки между микропроцессором и память ю для каждого узла ЦП остаются локальными. Данные в сети ServerNet пересылаются со ско ростью 50 Мбайт в секунду. Такая скорость передачи данных была выбрана исх одя из того, чтобы превзойти потребности существующих периферийных уст ройств при соблюдении низких цен. В будущих поколениях ServerNet производительность линий связи будет увеличиват ься по мере необходимости. В настоящее время максимальная длина линии связи ServerNet ограничена 30 м. В бу дущих адаптерах предполагается увеличение расстояния между узлами ServerNet с помощью последовательных оптов олоконных линий связи. Предполагается, что этот переход будет относител ьно простым, поскольку все функции управления используют одни и те же ли нии команд/данных. Все транзакции по сети ServerNet происходя т в два этапа: выполнение запроса и ожидание соответствующего ответа, ко торый должен вернуться до истечения заданного интервала времени (счетч ика таймаута). Все узлы ServerNet поддержива ют возможность выдачи несколько исходящих запросов в другие узлы. В СБИС маршрутизатора ServerNet реализова н матричный переключатель размерностью 6х6. Решение о направлении маршру тизации принимается на основе анализа идентификатора приемника из заг оловка пакета. В состав маршрутизаторов входят входные буфера FIFO , логика арбитража и управления потоком данн ых, реализованная с помощью ЗУПВ таблица маршрутизации и матричный пере ключатель (Рис. 12.). Инициализация и реконфигурация сети выполняются про граммными средствами путем загрузки соответствующих таблиц маршрутиз ации. Рис. 12. СБИС 6-портового маршрутизатора ServerNet . Процессорный модуль Одним из базовых элементов системы является процессорный модуль (ЦП), блок-схема которого показана на Рис. 13. В ЦП, построенном на прин ципах быстрого проявления неисправностей, имеются два порта ServerNet , обеспечивающие его соединение через сист емную сеть с другими ЦП и устройствами в/в. Для реализации механизмов раз деляемой общей памяти несколько ЦП могут объединяться друг с другом с по мощью шины когерентности. Рис. 13. Блок-схема ЦП. В состав ЦП входят два микропроцессора, каждый из которых и меет независимый вторичный кэш. Каждый микропроцессор подсоединяется к шине памяти с помощью СБИС процессорного интерфейса. При выполнении об ращений к памяти эти СБИС сравнивают выходы обоих микропроцессоров для обнаружения всех возможных ошибок микропроцессора и кэша. Память ЦП защ ищена кодом ECC , который обеспечивает коррекцию всех одиночных ошибок и обнаружение любых ошибок в отдельных микросхемах ДЗУПВ или адресных линиях. Массив микросхем памяти соединя ется с шиной памяти ЦП через пару СБИС контроллеров памяти. Эти СБИС во вр емя обращений к памяти взаимно проверяют выходы друг друга. ЦП могут иметь прямой доступ к памяти других ЦП с помощью дополнительной шины когерентности. Эта шина обеспечивает аппаратную поддержку станда ртных приложений UNIX или Windows NT , которые ис пользуют симметричную мультипроцессорную обработку ( SMP ). Каждый ЦП подсоединяется к шине с помощью пары са моконтролирующихся СБИС интерфейса когерентности. Эти СБИС обеспечива ют кэш-когерентный доступ к общей памяти используя дублированную памят ь тегов и стандартный протокол аннулирования блоков кэш-памяти. Они обес печивают также когерентность кэш-памяти при выполнении обращений к пам яти со стороны В/В. Все передачи данных по шине когерентности защищены ко дом ECC . Проверка синдрома ECC для данных, пересылаемых по шине, и сравнени е выходов СБИС позволяет обнаруживать сбои шины или СБИС интерфейса. СБИС процессорного интерфейса ЦП реализуют два порта ServerNet . Линии приема данных обоих портов ServerNet подсоединяются к обеим СБИС процессорного интерф ейса. Каждая СБИС формирует данные для передачи по обоим портам ServerNet , но реально данные передаются только из од ного порта. Вторая СБИС принимает данные, передаваемые другой СБИС, срав нивает полученное значение со значением, которое она сформировала сама, и сигнализирует об ошибке при любом рассогласовании данных. Организация ввода/вывода Новая система в/в обеспечивает практически неограниченны е возможности масштабирования по числу объединяемых узлов и пропускно й способности сети. Она эффективно поддерживает модель распределенных вычислений разрешая любому процессору обращаться к любому контроллеру в/в и допуская реализацию прямых связей контроллер-контроллер. Дуплексная работа Аппаратная отказоустойчивая система реализуется с помощ ью дуплексной пары, которая создается путем соответствующего конфигур ирования двух процессорных модулей. Идентичное состояние памяти и кэше й в этих двух модулях поддерживается благодаря выполнению на обоих ЦП од ного и того же программного кода с теми же самыми данными, а также поступл ению в память обоих ЦП всего потока ввода. Оба ЦП генерируют идентичные и сходящие потоки вывода. Один из этих потоков выбирается маршрутизатора ми для пересылки в контроллеры в/в или другие процессоры. Модули ЦП имеют развитые средства обнаружения неисправностей. ЦП остан авливается при обнаружении его схемами контроля любой ошибки. Остановк а ЦП приводит к тому, что по обоим его портам ServerNet будет передана запрещенная кодовая комбинация. В результ ате маршрутизатор может определить неисправный ЦП (основополагающим п равилом системы установлено, что все ошибки ЦП должны приводить к переда чам по ServerNet запрещенных кодовых комби наций). Когда маршрутизатор, подсоединенный к дуплексному ЦП, обнаруживает оши бку, он начинает выполнение протокола восстановления. Этот протокол реа лизован полностью аппаратно без привлечения программных средств. При э том один из ЦП исключается из работы, а другой свою работу продолжит. Прот окол гарантирует, что исправный ЦП останется работать. Однако существую т случаи, когда в исключенном ЦП неисправности отсутствуют. Например, к и сключению ЦП из работы могут привести неисправности в одном из маршрути заторов или в одной из линий связи ServerNet . В этих случаях система обслуживания может исключить из работы неисправ ный маршрутизатор, а исключенный ЦП перевести в состояние online . Если при пересылке пакета из ЦП маршрутизатор обнаруживает неисправно сть линии связи ServerNet , он помечает пакет как недостоверный. Любой узел ServerNet , ко торый получит этот пакет, будет его игнорировать. Это означает, что неисп равность в ЦП, маршрутизаторе или линии связи может привести к потере од ного или нескольких пакетов. При нормальной дуплексной работе только од ин из двух маршрутизаторов дуплексных процессоров пересылает пакеты, п оступающие из каждого ЦП. Это ограничивает потерю пакетов пределами одн ой подсети ServerNet . Интерфейсные кристал лы обнаруживают потерю пакетов ServerNet с помощью средств временного контроля. Программное обеспечение ввода/вы вода выполняет восстановление путем повторной передачи данных по альт ернативному пути. Возможности масштабирования системы ServerNet обеспечивает широкие возможности для масштаб ирования системы. Обычно расширение выполняется с помощью встроенных к абельных соединений, а также установки в гнезда расширения ServerNet плат маршрутизаторов. Кроме того, добавле ние каждого ЦП обеспечивает увеличение числа линий связи ServerNet и эффективно расширяет общую пропускную спосо бность в/в системы. В отличие от других массивно-параллельных архитектур сети ServerNet не ограничены только регуля рными топологиями типа гиперкубов или торов. Сеть ServerNet позволяет увеличить число линий связи в любом месте, гд е требуется дополнительная пропускная способность. Приложения с умере нными требованиями к системе межсоединений могут довольствоваться мин имальным количеством связей, а следовательно, использовать достаточно дешевую сеть, в то время как приложения с высокой интенсивностью обработ ки данных могут рассчитывать на организацию сети с большей связностью. В настоящее время в области масштабируемых распределенных вычислений начали широко использоваться также стандартные системы UNIX . В ряде научных приложениях кластеры рабочих стан ций начали заменять суперкомпьютеры. Предполагается, что эта тенденция станет главной движущей силой для усиленной разработки приложений и оп ерационной среды распределенных вычислений. Система обслуживания Основные функции системы обслуживания включают инсталля цию системы, формирование сообщений об ошибках, диагностику и управлени е средствами контроля питающих напряжений и температурных режимов раб оты. Системой обслуживания управляют два сервисных процессора ( SP ), которые размещаются в каждой стойке и ра ботают как специализированные контроллеры в/в ServerNet . SP , размещенные в разных стойках, также связаны друг с другом посредством ServerNet . Система обслуживания использует специальную систему независимых шин. Эти шины базируются на двух стандартных для промышленности интерфейса х: SPI ( Serial Peripheral Interconnect ) компании Motorola и систему сканирования в стандарте IEEE 1149.1 JTAG . SPI используется в качестве недорогой последовательной шины в/в для связи со всеми средствами контроля и управления состоянием окруж ающей среды. Система обслуживания использует средства сканирования дл я управления, инициализации, тестирования и отображения работы всех СБИ С. Применяемое Tandem расширение к станда рту IEEE 1149.1, обеспечивает доступ к регис трам СБИС. Работа средств сканирования никак не затрагивает нормальную работу СБИС. Этот универсальный механизм обеспечивает средство для ини циализации СБИС, определения топологии ServerNet и передачи сообщений об ошибках. Первые системы Tandem н а базе технологии ServerNet Структурная схема одного из базовых вариантов сервера дан а на Рис. 14. Можно выделить три главные подсистемы: процессорную подсистем у, подсистему в/в и подсистему внешней памяти. Процессорная подсистема строится на базе системных плат ( SPU ), каждая из которых включает по два микропроцессо ра с памятью и логикой сравнения, связанные дублированными каналами с по дсистемой в/в. В качестве микропроцессоров применяются процессоры MIPS R 4400 с кэш-памятью первого уровня емкостью 32 Кбайт (16 Кбайт - кэш команд и 16 Кбайт - к эш данных), работающие на тактовой частоте 200 МГц. Объем кэш-памяти второго уровня составляет 1 Мбайт/процессор. Объем основной памяти системы может достигать 1 Гбайт (в четырехпроцессорной конфигурации). Подсистема в/в ServerNet создает отказоуст ойчивую магистраль передачи данных между SPU и контроллерами периферийных устройств и коммуникационн ыми адаптерами. Отказоустойчивость обеспечивается благодаря использо ванию двух независимых подсетей Servernet . В составе каждого сервера имеется многофункциональный контроллер SSC ( Standard System Controller ). SSC обеспечивает интерф ейс ServerNet с контроллерами в/в, контролле рами SCSI -2 для внутренних устройств мас совой памяти, сервисным процессором, а также последовательными и сетевы ми интерфейсами для поддержки средств диагностики и консоли. Пара контр оллеров SSC обеспечивают отказоустой чивый доступ к устройствам массовой памяти. Каждый контроллер SSC содержит пару интерфейсов шины SCSI -2, которые соединены с другим контроллером SSC и обеспечивают два независимых пут и доступа ко всем внутренним дисковым и ленточным накопителям. Система п оддерживает "зеркалирование" дисков для обеспечения непрерывного дост упа к хранящимся на дисках данным. В серверы могут также устанавливаться дополнительные контроллеры Ethernet , асинхронного и синхронного интерфей сов, каждый из которых имеет по два порта для обеспечения доступа к проце ссорам через две независимых подсети Servernet . Контроллеры SSC и дополн ительные контроллеры в/в могут заменяться в процессе работы системы (в р ежиме "горячей" замены). Основные характеристики серверов S 4000- CM S 4000- CO предс тавлены в Таблице ... Рис. 14. Структурная схе ма сервера семейства Integrity S 4000 . Таблица 4. Основные параметры моделей CM и CO сем ейства Integrity S 4000 S4000-CM S4000-CO Возможности стойки Кол ичество плат SPU 48 Про цессорные конфигурации: Симплексная 1-4 проц. SMP 1-4 проц. SMP Дуп лексная (отказоустойчивая) 1-2 проц. SMP 1-4 проц. SMP Кол ичество маршрутизаторов 24 Количество плат SSC 24 Количество гнезд в/в ServerNet 1020 Количество мест установки устройств внешней пам яти 1236 Процессор Микропроцессор MIPS RISC R4400 MIPS RISC R4400 Тактовая частота 200 МГц 200 МГц Первичный кэш 16 Кб - команды 16 Кб – данные 16 Кб - команды 16 Кб - данные Вторичный кэш 1 Мб / процессор 1 Мб / процессор Основная память Объем 128/256 ECC /проц. 128/256 ECC /проц. Максимально в системе 1024 Мб 1024 Мб Пропускная способн ость шины памяти (пиковая) 400 Мб/с / проц. 400 Мб/с / проц. Подсистема в/в Кол ичество каналов в/в 2 подсистемы в/в ServerNet 2 подсистемы в/в ServerNet Пропускная способность каналов в/в (пиковая) 200 Мб/с / проц. 150 Мб/с / проц. Пропускная способность каналов в/в (пиковая) 800 Мб/с / сист. 600 Мб/с / сист. Заключение В реферате был рас смотрен способ построения сервера на базе многопроцессорной SMP архитектуры, но это не единственное возм ожное решение. Сервер может быть построен на базе супер компьютера или г руппы дешевых персональных компьютеров объединенных в кластер. Бурное развитие сетевых технологий привело к появлению новых направле ний в построении серверных систем (кластерные системы). Очень сложно опр еделить какой тип и класс сервера нужно выбрать, какой фирме производите лю отдать предпочтение. Каждая фирма для своей продукции разрабатывает набор тестов, которые учитывают специфику оцениваемой системы и зачаст ую не являются объективными. В этом случае на помощь приходит набор стандартных тестов, разрабатывае мых независимыми организациями. Основные типы тестов – SPEC , AIM , TPC и другие. В таблице 5. представлены п араметры производительности рассмотренных систем. Как видно из таблицы наилучшие характеристики имеют системы построенн ые на базе процессоров фирмы Alpha . Ф ирма DEC после перехода с процессо ров VAX на Alpha постепенно занимает лидирующее положение. Основными состовляющими успеха является мощный процессор с высокой тактовой час тотой, хорошая масштабируемость серверов (до 16 процессоров) и возможност ь объединения машин в кластер. Таблица 5. Характер истики производительности Ком пания Кофигурация tpmC MIPS SPECint95 Цена Digital AlphaServer 2100 5/300 263 7.03 - Digital AlphaServer 8400 5/350 (8 CPUs) 11,456 300 10.1 2,972,726 HP HP 9000 K570 14.6 Tandem NonStop Himalaya K 10000-112 20,918 - - 3,529,520 Tandem Integrity NR/4436 Server 6,313 - - - Bull Escala Series T (360MHz) ~2,000 - 14.2 1,409,965 С писок литературы 1) www.citfofum.ru 2) www.hp.com 3) www.dec.com 4) www.microprocessor.sco.ru 5) www.parallel.ru
1Архитектура и строительство
2Астрономия, авиация, космонавтика
 
3Безопасность жизнедеятельности
4Биология
 
5Военная кафедра, гражданская оборона
 
6География, экономическая география
7Геология и геодезия
8Государственное регулирование и налоги
 
9Естествознание
 
10Журналистика
 
11Законодательство и право
12Адвокатура
13Административное право
14Арбитражное процессуальное право
15Банковское право
16Государство и право
17Гражданское право и процесс
18Жилищное право
19Законодательство зарубежных стран
20Земельное право
21Конституционное право
22Конституционное право зарубежных стран
23Международное право
24Муниципальное право
25Налоговое право
26Римское право
27Семейное право
28Таможенное право
29Трудовое право
30Уголовное право и процесс
31Финансовое право
32Хозяйственное право
33Экологическое право
34Юриспруденция
 
35Иностранные языки
36Информатика, информационные технологии
37Базы данных
38Компьютерные сети
39Программирование
40Искусство и культура
41Краеведение
42Культурология
43Музыка
44История
45Биографии
46Историческая личность
47Литература
 
48Маркетинг и реклама
49Математика
50Медицина и здоровье
51Менеджмент
52Антикризисное управление
53Делопроизводство и документооборот
54Логистика
 
55Педагогика
56Политология
57Правоохранительные органы
58Криминалистика и криминология
59Прочее
60Психология
61Юридическая психология
 
62Радиоэлектроника
63Религия
 
64Сельское хозяйство и землепользование
65Социология
66Страхование
 
67Технологии
68Материаловедение
69Машиностроение
70Металлургия
71Транспорт
72Туризм
 
73Физика
74Физкультура и спорт
75Философия
 
76Химия
 
77Экология, охрана природы
78Экономика и финансы
79Анализ хозяйственной деятельности
80Банковское дело и кредитование
81Биржевое дело
82Бухгалтерский учет и аудит
83История экономических учений
84Международные отношения
85Предпринимательство, бизнес, микроэкономика
86Финансы
87Ценные бумаги и фондовый рынок
88Экономика предприятия
89Экономико-математическое моделирование
90Экономическая теория

 Анекдоты - это почти как рефераты, только короткие и смешные Следующий
Калий, натрий и фосфат, вместе мы - "Фруктовый Сад"!
Anekdot.ru

Узнайте стоимость курсовой, диплома, реферата на заказ.

Обратите внимание, реферат по информатике и информационным технологиям "Архитектура серверов корпоративных баз данных", также как и все другие рефераты, курсовые, дипломные и другие работы вы можете скачать бесплатно.

Смотрите также:


Банк рефератов - РефератБанк.ру
© РефератБанк, 2002 - 2016
Рейтинг@Mail.ru