Реферат: Микропроцессоры семейства Intel - текст реферата. Скачать бесплатно.
Банк рефератов, курсовых и дипломных работ. Много и бесплатно. # | Правила оформления работ | Добавить в избранное
 
 
   
Меню Меню Меню Меню Меню
   
Napishem.com Napishem.com Napishem.com

Реферат

Микропроцессоры семейства Intel

Банк рефератов / Информатика, информационные технологии

Рубрики  Рубрики реферат банка

закрыть
Категория: Реферат
Язык реферата: Русский
Дата добавления:   
 
Скачать
Microsoft Word, 234 kb, скачать бесплатно
Заказать
Узнать стоимость написания уникального реферата

Узнайте стоимость написания уникальной работы

Микропроцессоры семейства Intel Содержание Вступление Два кристалла в одном корпусе Pentium как точка отсчета Основная проблема на пути повышения производительности Решение принятое в P6 Архитектура P6 1. Устройство выборки/декодирования 2. Устройство диспетчирования/выполнения 3. Устройство отката 4. Интерфейс шины 5. Вывод P6 как платформа для построения мощных серверов Системы на основе P6 Следующее поколение процессоров Заключение Приложения Литература Вступление Все IBM-совместимые персональные компьютеры укомплектованы Intel-совместимы ми процессорами. История развития микропроцессоров семейства Intel вкратц е такова. Первый универсальный микропроцессор фирмы Intel появился в 1970 г. Он н азывался Intel 4004, был четырехразрядным и имел возможность ввода/вывода и обр аботки четырехбитных слов. Быстродействие его составляло 8000 операций в с екунду. Микропроцессор Intel 4004 был рассчитан на применение в программируемы х калькуляторах с памятью размером в 4 Кбайт. Через три года фирма Intel выпустила процессор 8080, который мог выполнять уже 16- битные арифметические операции, имел 1б-разрядную адресную шину и, следо вательно, мог адресовать до 64 Кбайт памяти (2 516 0=65536) . 1978 год ознаменовался выпу ском процессора 8086 с размером слова в 16 бит (два байта) , 20-разрядной шиной и мо г оперировать уже с 1 Мбайт памяти (2 520 0=1048576, или 1024 Кбайт) , разделенной на блоки ( сегменты) по 64 Кбайт каждый. Процессором 8086 комплектовались компьютеры, со вместимые с IBM PC и IBM PC/XT. Следующим крупным шагом в разработке новых микропроц ессоров стал появившийся в 1982 году процессор 8028б. Он обладал 24-разрядной адр есной шиной, мог распоряжаться 16 мегабайтами адресного пространства и с тавился на компьютеры, совместимые с IBM PC/AT. В октябре 1985 года был выпущен 80386DX с 32- разрядной шиной адреса (максимальное адресное пространство - 4 Гбайт) , а в июне 1988 года - 80386SX, более дешевый по сравнению с 80386DX и обладавший 24-разрядной а дресной шиной. Затем в апреле 1989 года появляется микропроцессор 80486DX, а в мае 1993 - первый вариант процессора Pentium (оба с 32-разрядной шиной адреса) . В мае 1995 года в Москве на международной выставке Комтек-95 фирма Intel представ ила новый процессор - P6. Одной из важнейших целей, поставленных при разработке P6, было удвоение пр оизводительности по сравнению с процессором Pentium. При этом производство п ервых версий P6 будет осуществляться по уже отлаженной "Intel" и используемой при производстве последних версий Pentium полупроводниковой технологии (О, 6 м км, З, З В) . Использование того же самого процесса производства дает гарантию того, что массовое производство P6 будет налажено без серьезных проблем. Вмест е с тем это означает, что удвоение производительности достигается тольк о за счет всестороннего улучшения микроархитектуры процессора. При раз работке микроархитектуры P6 использовалась тщательно продуманная и нас троенная комбинация различных архитектурных методов. Часть из них была ранее опробована в процессорах "больших" компьютеров, часть предложена а кадемическими институтами, оставшиеся разработаны инженерами фирмы "Inte l". Эта уникальная комбинация архитектурных особенностей, которую в "Intel" оп ределяют словами "динамическое выполнение", позволила первым кристалла м P6 превзойти первоначально планировавшийся уровень производительнос ти. При сравнении с альтернативными "Intel" процессорами семейства х86 выясняетс я, что микроархитектура Р6 имеет много общего с микроархитектурой процес соров Nx586 фирмы NexGen и K5 фирмы AMD, и, хотя и в меньшей степени, с M1 фирмы "Cyrix". Эта общно сть объясняется тем, что инженеры четырех компаний решали одну и ту же за дачу: внедрение элементов RISC-технологии при сохранении совместимости с CISC- архитектурой Intel х86. Два кристалла в одном корпусе Главное преимущество и уникальная особенность Р6 - размещенная в одном к орпусе с процессором вторичная статическая кэш-память размером 256 кб, сое диненная с процессором специально выделенной шиной. Такая конструкция должна существенно упростить проектирование систем на базе Р6. Р6 - первый предназначенный для массового производства микропроцессор, содержащи й два чипа в одном корпусе. Кристалл ЦПУ в Р6 содержит 5,5 миллионов транзисторов; кристалл кэш-памяти второго уровня - 15,5 миллионов. Для сравнения, последняя модель Pentium включала около 3,3 миллиона транзисторов, а кэш-память второго уровня реализовывал ась с помощью внешнего набора кристаллов памяти. Столь большое число транзисторов в кэше объясняется его статической пр иродой. Статическая память в P6 использует шесть транзисторов для запоми нания одного бита, в то время как динамической памяти было бы достаточно одного транзистора на бит. Статическая память быстрее, но дороже. Хотя число транзисторов на кристалле с вторичным кэшем втрое больше, чем на кристалле процессора, физические размеры кэша меньше: 202 квадратных ми ллиметра против 306 у процессора. Оба кристалла вместе заключены в керамич еский корпус с 387 контактами ("dual cavity pin-drid array") . Оба кристалла производятся с приме нением одной и той же технологии (0,6 мкм, 4-слойная металл - БиКМОП, 2,9 В) . Предпо лагаемое максимальное потребление энергии: 20 Вт при частоте 133 МГц. Первая причина объединения процессора и вторичного кэша в одном корпус е - облегчение проектирования и производства высокопроизводительных с истем на базе Р6. Производительность вычислительной системы, построенно й на быстром процессоре, очень сильно зависит от точной настройки микрос хем окружения процессора, в частности вторичного кэша. Далеко не все фир мы-производители компьютеров могут позволить себе соответствующие исс ледования. В Р6 вторичный кэш уже настроен на процессор оптимальным обра зом, что облегчает проектирование материнской платы. Вторая причина объединения - повышение производительности. Кзш второго уровня связан с процессором специально выделенной шиной ши риной 64 бита и работает на той же тактовой частоте, что и процессор. Первые процессоры Рentium с тактовой частотой 60 и 66 МГц обращались к вторичном у кэшу по 64-разрядной шине с той же тактовой частотой. Однако с ростом такт овой частоты Pentium для проектировщиков стало слишком сложно и дорого подде рживать такую частоту на материнской плате. Поэтому стали применяться д елители частоты. Например, у 100 МГц Pentium внешняя шина работает на частоте 66 МГц (у 90 МГц Pentium - соответственно 60 МГц) . Pentium использует эту шину как для обращений к вторичному кэшу, так и для обращения к основной памяти и другим устройст вам, например к набору чипов PCI. Использование специально выделенной шины для доступа к вторичному кэш у улучшает производительность вычислительной системы. Во-первых, при этом достигается полная синхронизация скоростей процесс ора и шины; во-вторых, исключается конкуренция с другими операциями ввод а-вывода и связанные с этим задержки. Шина кэша второго уровня полностью отделена от внешней шины, через которую происходит доступ к памяти и вне шним устройствам. 64-битовая внешняя шина может работать со скоростью, рав ной половине, одной третьей или одной четвертой от скорости процессора, при этом шина вторичного кэша работает независимо на полной скорости. Объединение процессора и вторичного кэша в одном корпусе и их связь чере з выделенную шину является шагом по направлению к методам повышения про изводительности, используемым в наиболее мощных RISC-процессорах. Так, в пр оцессоре Alpha 21164 фирмы "Digital" кэш второго уровня размером 96 кб размещен в ядре про цессора, как и первичный кэш. Это обеспечивает очень высокую производите льность кэша за счет увеличения числа транзисторов на кристалле до 9,3 мил лиона. Производительность Alpha 21164 составляет 330 SPECint92 при тактовой частоте 300 МГц. Производительность Р6 ниже (по оценкам "Intel" - 200 SPECint92 при тактовой частоте 133 МГц) , однако Р6 обеспечивает лучшее соотношение стоимость/производительност ь для своего потенциального рынка. При оценке соотношения стоимость/производительность следует учитыват ь, что, хотя Р6 может оказаться дороже своих конкурентов, большая часть дру гих процессоров должна быть окружена дополнительным набором чипов пам яти и контроллером кэша. Кроме того, для достижения сравнимой производит ельности работы с кэшом, другие процессоры должны будут использовать кэ ш большего, чем 256 кб размера. "Intel", как правило, предлагает многочисленные вариации своих процессоров. Э то делается с целью удовлетворить разнообразным требованиям проектиро вщиков систем и оставить меньше пространства для моделей конкурентов. П оэтому можно предположить, что вскоре после начала выпуска Р6 появятся к ак модификации с увеличенным объемом вторичной кэш-памяти, так и более д ешевые модификации с внешним расположением вторичного кэша, но при сохр аненной выделенной шине между вторичным кэшом и процессором. Pentium как точка отсчетаПроцессор Pentium со своей конвейерной и суперскалярной архитектурой достиг впечатляющего уровня производительности. Pentium содержит два 5-стадийных конвейера, которые могут работать параллельн о и выполнять две целочисленные команды за машинный такт. При этом парал лельно может выполняться только пара команд, следующих в программе друг за другом и удовлетворяющих определенным правилам, например, отсутстви е регистровых зависимостей типа "запись после чтения". В P6 для увеличения пропускной способности осуществлен переход к одному 12- стадийному конвейеру. Увеличение числа стадий приводит к уменьшению вы полняемой на каждой стадии работы и, как следствие, к уменьшению времени нахождения команды на каждой стадии на 33 процента по сравнению с Pentium. Это оз начает, что использование при производстве P6 той же технологии, что и при производстве 100 МГц Pentium, приведет к получению P6 с тактовой частотой 133 МГц. Возможности суперскалярной архитектуры Pentium, с ее способностью к выполне нию двух команд за такт, было бы трудно превзойти без совершенно нового п одхода. Примененный в P6 новый подход устраняет жесткую зависимость межд у традиционными фазами "выборки" и "выполнения", когда последовательност ь прохождения команд через эти две фазы соответствует последовательно сти команд в программе. Новый подход связан с использованием так называемого пула команд и с нов ыми эффективными методами предвидения будущего поведения программы. П ри этом традиционная фаза "выполнение" заменяется на две: "диспетчирован ие/выполнение" и "откат". В результате команды могут начинать выполняться в произвольном порядке, но завершают свое выполнение всегда в соответст вии с их исходным порядком в программе. Ядро P6 реализовано как три независ имых устройства, взаимодействующих через пул команд (рис. 1) . Основная проблема на пути повышения производительностиРешение об орга низации P6 как трех независимых и взаимодействующих через пул команд уст ройств было принято после тщательного анализа факторов, ограничивающи х производительность современных микропроцессоров. Фундаментальный ф акт, справедливый для Pentium и многих других процессоров, состоит в том, что пр и выполнении реальных программ мощность процессора не используется в п олной мере. Рассмотрим в качестве примера следующий фрагмент программы, записанный на некотором условном языке: r1 <- mem[r0] /* Команда 1 */ r2 <- r1 + r2 /* Команда 2 */ r5 <- r5 + 1/* Команда 3 */ r6 <- r6 - r3 /* Команда 4 */ Предположим, что при выполнении первой команды фрагмента загрузки из па мяти в регистр r1 - оказалось, что содержимое соответствующей ячейки памят и отсутствует в кэше. При традиционном подходе процессор перейдет к выпо лнению команды 2 только после того, как данные из ячейки mem[r0] основной памят и будут прочитаны через интерфейс шины. Все время ожидания процессор буд ет простаивать. В то время как скорость процессоров за последние 10 лет выросла по меньшей мере в 10 раз, время доступа к основной памяти уменьшилось только на 60 проце нтов. Это увеличивающееся отставание скорости работы с памятью по отнош ению к скорости процессора и было той фундаментальной проблемой, котору ю пришлось решать при проектировании P6. Один из возможных подходов к решению этой проблемы - перенос- 6 ее центра т яжести на разработку высокопроизводительных компонентов, окружающих п роцессор. Однако массовый выпуск систем, включающих и высокопроизводит ельный процессор, и высокоскоростные специализированные микросхемы ок ружения, был бы слишком дорогостоящим. Можно было попытаться решить проблему с использованием грубой силы, а им енно увеличить размер кэша второго уровня, чтобы уменьшить процент случ аев отсутствия необходимых данных в кэше. Это решение эффективное, но тоже чрезвычайно дорогостоящее, особенно уч итывая сегодняшние скоростные требования к компонентам кэша второго у ровня. P6 проектировался с точки зрения эффективной реализации целостной вычислительной системы, и требовалось, чтобы высокая производительнос ть системы в целом достигалась с использованием дешевой подсистемы пам яти. Решение, принятое в P6Решение сформулированной в предыдущем разделе проб лемы памяти, принятое в P6, заключается в обращении к пулу команд, извлечен ии из него команд, следующих за командой, требующей обращения к памяти, и в ыполнения до момента завершения команды-тормоза максимума полезной ра боты. В приведенном в предыдущем разделе примере процессор не может выпо лнить команду 2 до завершения команды 1, так как команда 2 зависит от резуль татов команды 1. В то же время процессор может выполнить команды 3 и 4, не зав исящие от результата выполнения команды 1. Мы будем называть такое выпол нение команд опережающим выполнением. Результаты опережающего выполне ния команд 3 и 4 не могут быть сразу записаны в регистры, поскольку мы должн ы изменять состояние вычислительной системы только в соответствии с пр авильным порядком выполнения программы. Эти результаты хранятся в пуле команд и извлекаются оттуда позднее. Таки м образом, процессор выполняет команды в соответствии с их готовностью к выполнению, вне зависимости от их первоначального порядка в программе, то есть с точки зрения реального порядка выполнения команд P6 является ма шиной, управляемой потоком данных. В то же время изменение состояния выч ислительной системы, например запись в регистры, производится в строгом соответствии с истинным порядком команд в программе. Чтение из памяти данных, необходимых для команды 1, может занимать достат очно много тактов. Тем временем P6 продолжает опережающее выполнение ком анд, следующих за командой 1, и успевает обработать, как правило, 20-30 команд. С реди этих 20-30 команд будет в среднем пять команд перехода, которые устройс тво выборки/декодирования должно правильно предсказать для того, чтобы работа устройства диспетчирования/выполнения не оказалась бесполезно й. Небольшое количество регистров в архитектуре процессоров "Intel" приводи т к интенсивному использованию каждого из них и, как следствие, к возникн овению множества мнимых зависимостей между командами, использующими о дин и тот же регистр. Поэтому, чтобы исключить задержку в выполнении кома нд из-за мнимых зависимостей, устройство диспетчирования/выполнения ра ботает с дублями регистров, находящимися в пуле команд (одному регистру может соответствовать несколько дублей) . Реальный набор регистров конт ролируется устройством отката, и результаты выполнения команд отражаю тся на состоянии вычислительной системы только после того, как выполнен ная команда удаляется из пула команд в соответствии с истинным порядком команд в программе. Таким образом, принятая в P6 технология динамического выполнения может б ыть описана как оптимальное выполнение программы , основанное на предск азании будущих переходов, анализе графа потоков данных с целью выбора на илучшего порядка исполнения команд и на опережающем выполнении команд в выбранном оптимальном порядке. Далее мы будем понимать под "упорядоченным" устройство, которое работает в соответствии с исходным порядком команд в программе, а под "беспорядоч ным" - устройство, которое не обращает внимания на исходный порядок коман д в программе. Устройство выборки/декодирования является "упорядоченным" устройством , которое воспринимает на входе поток команд из программы пользователя и декодирует их, превращая в последовательность микрокоманд, соответств ующих потоку данных в программе пользователя. Устройство диспетчирования/выполнения является "беспорядочным" устрой ством, которое воспринимает поток данных и планирует выполнение микрок оманд с учетом зависимостей по данным и доступности ресурсов, а также вр еменно сохраняет результаты опережающего выполнения в пуле команд. Устройство отката "упорядоченное" устройство, которое знает, как и когда завершить выполнение команды, то есть перевести временные результаты о пережающего выполнения в постоянное состояние вычислительной системы . Интерфейс шины является "частично упорядоченным" устройством, отвечающ им за связь трех вышеупомянутых устройств с внешним миром. Интерфейс шин ы взаимодействует непосредственно с кэшем 2-го уровня и поддерживает до 4 параллельных обращений к кэшу. Интерфейс шины также управляет обменом данными с основной памятью, кото рый происходит с использованием протокола MESI [1]. Устройство выборки/декодированияСтруктура этого устройства приведен а на рисунке 3. Команды из кэша команд могут быть быстро выбраны для последующей обрабо тки. Указатель на следующую команду - это индекс кэша команд, содержимое к оторого определяется буфером переходов, состоянием процессора и сообщ ениями о неправильном предсказании перехода, поступающими из устройст ва выполнения целых команд. Буфер переходов с 512 входами использует расши рение алгоритма Йе (Yeh) , которое обеспечивает более чем 90-процентную точнос ть предсказания переходов. Предположим, что ничего исключительного не происходит и что буфер перех одов в своих предсказаниях оказался прав (в P6 предусмотрены эффективные действия в случае неправильного предсказания перехода) . Кэш команд выбирает строку кэша, соответствующую индексу в указателе на следующую команду, и следующую за ней строку, после чего передает 16 выровн енных байтов декодеру. Две строки считываются из-за того, что команды в ар хитектуре Intel выровнены по границе байта, и поэтому может происходить пер едача управления на середину или конец строки кэша. Выполнение этой ступ ени конвейера занимает три такта, включая время, необходимое для вращени я предвыбранных байтов и их подачи на декодеры команд. Начало и конец ком анд помечаются. Три параллельных декодера принимают поток отмеченных байтов и обрабат ывают их, отыскивая и декодируя содержащиеся в потоке команды. Декодер п реобразует команды архитектуры Intel в микрокоманды-триады (два операнда, о дин результат) . Большинство команд архитектуры Intel преобразуются в одну м икрокоманду, некоторые требуют четырех микрокоманд, а сложные команды т ребуют обращения к микрокоду, представляющему из себя набор заранее сос тавленных последовательностей микрокоманд. Некоторые команды, так наз ываемые байт-префиксы, модифицируют следующую за ними команду, что также усложняет работу декодера. Микрокоманды ставятся в очередь, посылаются в таблицу псевдонимов регистров, где ссылки на логические регистры прео бразуются в ссылки на физические регистры P6, после чего каждая из микроко манд вместе с дополнительной информацией о ее состоянии (статусе) посыла ется в пул команд. Пул команд реализован в виде массива контекстно-адрес уемой памяти, называемого также буфером переупорядочивания. В этой точке заканчивается "упорядоченная" часть конвейера. Устройство диспетчирования/выполненияУстройство диспетчирования вы бирает микрокоманды из пула команд в зависимости от их статуса. Под стат усом мы будем понимать информацию о доступности операндов микрокоманд ы и наличии необходимых для ее выполнения вычислительных ресурсов. Если статус микрокоманды показывает, что ее операнды уже вычислены и доступн ы, а необходимое для ее выполнения вычислительное устройство (ресурс) та кже доступно, то устройство диспетчирования выбирает микрокоманду из п ула команд и направляет ее на устройство для выполнения. Результаты выпо лнения микрокоманды возвращаются в пул. Взаимодействие с вычислительными ресурсами происходит через пятипорт овую распределительную станцию. Структура устройства диспетчирования/ выполнения показана на рисунке 4. P6 может запускать на выполнение до 5 микрокоманд за такт, по одной на кажды й порт. Средняя длительно поддерживаемая пропускная способность микро команды за такт. Процесс планирования выполнения микрокоманд является принципиально "беспорядочным": момент направления микрокоманд на вычис лительные ресурсы определяется только потоками данных и доступностью ресурсов, без какой бы то ни было связи с первоначальным порядком команд в программе. Алгоритм, отвечающий за планирование выполнения микрокоманд, является крайне важным для производительности процессора в целом. Если в каждом такте для каждого ресурса готова к выполнению только одна микрокоманда, то проблемы выбора не возникает. Но если готовых к выполне нию на данном ресурсе микрокоманд несколько, то какую из них выбрать? Мож но доверить выбор случаю. Можно применить алгоритм "первый пришел - первы й обслужен". Идеальным был бы выбор микрокоманды, выполнение которой при вело бы к максимальному сокращению графа потоков данных выполняемой пр ограммы. Однако поскольку нет возможности определить такую микрокоман ду в ходе выполнения программы, используется алгоритм планирования, ими тирующий модель "первый пришел - первый обслужен", предпочитая смежное вы полнение смежных микрокоманд. Поскольку система команд Intel содержит множество команд перехода, многие м икрокоманды также являются переходами. Алгоритм, реализованный в буфер е переходов, позволяет в большинстве случаев правильно предсказать, сос тоится или не состоится переход, но иногда он все же будет ошибаться. Расс мотрим для примера случай, когда буфер переходов предсказывает переход назад в конце цикла: до тех пор, пока условие выхода из цикла не выполняетс я, переход будет предсказываться верно, однако когда это условие станет истинным, предсказание будет ошибочным. Для исправления случаев неверного предсказания перехода применен след ующий подход. Микрокомандам перехода еще в упорядоченной части конвейе ра ставятся в соответствие адрес следующей команды и предполагаемый ад рес перехода. После вычисления перехода реальная ситуация сравниваетс я с предсказанной. Если они совпадают, то проделанная, исходя из предполо жения об исходе перехода, работа оказывается полезной, так как соответст вует реальному ходу программы, а микрокоманда перехода удаляется из пул а команд. Если же допущена ошибка (переход был предсказан, но не произошел, или было предсказано отсутствие перехода, а в действительности он состоялся) , то устройство выполнения переходов изменяет статус всех микрокоманд, зас ланных в пул команд после команды перехода, чтобы убрать их из пула коман д. Правильный адрес перехода направляется в буфер переходов, который пер езапускает весь конвейер с нового адреса. Устройство отката также проверяет статус микрокоманд в пуле команд: оно ищет микрокоманды, которые уже выполнены и могут быть удалены из пула. Им енно при удалении микрокоманды результаты ее выполнения, хранящиеся в п уле команд, реально изменяют состояние вычислительной системы, наприме р, происходит запись в регистры. Устройство отката должно не только обнаруживать завершившиеся микроко манды, но и удалять их из пула команд таким образом, чтобы изменение состо яния вычислительной системы соответствовало первоначальному порядку команд в программе. При этом оно должно учитывать и правильно обрабатыва ть прерывания, исключительные ситуации, неправильно предсказанные пер еходы и другие экстремальные- 10 случаи. Процесс отката занимает два такта. В первом такте устройство отката счит ывает пул команд и отыскивает готовые к откату микрокоманды; затем оно о пределяет, какие из этих микрокоманд могут быть удалены из пула в соотве тствии с исходным порядком команд в программе. Во втором такте результат ы отката записываются в пул команд и в регистровый файл отката. Устройст во отката может обработать три микрокоманды за такт. Интерфейс шины Структура интерфейса шины изображена на рисунке 6. Есть два типа обращений к памяти: чтение из памяти в регистр и запись из ре гистра в память. При чтении из памяти должны быть заданы адрес памяти, размер блока считы ваемых данных и регистр-назначение. Команда чтения кодируется одной мик рокомандой. При записи надо задать адрес памяти, размер блока записываемых данных и сами данные. Поэтому команда записи кодируется двумя микрокомандами: пе рвая генерирует адрес, вторая готовит данные. Эти микрокоманды планируются независимо и могут выполняться параллель но; они могут переупорядочиваться в буфере записи. Запись в память никогда не выполняется опережающим образом, так как нет эффективного способа организации отката в случае неверного предсказан ия. Разные команды записи никогда не переупорядочиваются друг относите льно друга. Буфер записи инициирует запись, только когда сформированы и адрес, и данные, и нет ожидающих выполнения более ранних команд записи. При изучении вопроса о возможности и целесообразности переупорядочени я доступа к памяти инженеры "Intel" пришли к следующим выводам. Команда записи не должна обгонять идущую впереди команду записи, так как это может лишь незначительно увеличить производительность. Можно запретить командам записи обгонять команды чтения из памяти, так к ак это приведет лишь к незначительной потере производительности. Запрет командам чтения обгонять другие команды чтения или команды запи си может повлечь существенные потери в производительности. Поэтому была реализована архитектура подсистемы памяти, позволяющая к омандам чтения опережать команды записи и другие команды чтения. Буфер у порядочения памяти служит в качестве распределительной станции и буфе ра переупорядочивания. В нем хранятся отложенные команды чтения и запис и, и он осуществляет их повторное диспетчирование, когда блокирующее усл овие (зависимость по данным или недоступность ресурсов) исчезает. Вывод Таким образом, реализованная в P6 комбинация таких архитектурных методов , как улучшенное предсказание переходов (почти всегда правильно определ яется предстоящая последовательность команд) , анализ потоков данных (оп ределяется оптимальный порядок выполнения команд) и опережающее выпол нение (предвиденная последовательность команд выполняется без простое в в оптимальном порядке) , позволила удвоить производительность по отнош ению к Pentium при использовании той же самой технологии производства. Эта ком бинация методов называется динамическим выполнением. В настоящее время "Intel" ведет разработку новой 0,35 мкм технологии производст ва, что даст возможность выпускать процессоры P6 с тактовой частотой ядра свыше 200 МГц. Р6 как платформа для построения мощных серверов Среди наиболее значимых тенденций развития компьютеров в последние го ды можно выделить как все возрастающее использование систем на основе п роцессоров семейства х86 в качестве серверов приложений, так и растущую р оль "Intel" как поставщика непроцессорных технологий, таких как шины, сетевые технологии, сжатие видеоизображений, флэш-память и средства системного администрирования. Выпуск процессора Р6 продолжает проводимую "Intel" политику переноса возмож ностей, которыми ранее обладали лишь более дорогие компьютеры, на массов ый рынок. Для внутренних регистров Р6 предусмотрен контроль по четности, а соединяющая ядро процессора и кэш второго уровня 64-битовая шина оснаще на средствами обнаружения и исправления ошибок. Встроенные в Р6 новые во зможности диагностики позволяют производителям проектировать более н адежные системы. В Р6 предусмотрена возможность получения через контакт ы процессора или с помощью программного обеспечения информации о более чем 100 переменных процессора или происходящих в нем событиях, таких как от сутствие данных в кэше, содержимое регистров, появление самомодифициру ющего кода и так далее. Операционная система и другие программы могут сч итывать эту информацию для определения состояния процессора. В Р6 также реализована улучшенная поддержка контрольных точек, то есть обеспечив ается возможность отката компьютера в зафиксированное ранее состояние в случае возникновения ошибки. Р6 поддерживает те же возможности по контролю при помощи функциональной избыточности (FRC) , что и Pentium. Это означает, что в P6 предусмотрена возможность п остроения систем с параллельным выполнением одних и тех же операций дву мя процессорами с взаимным контролем результатов и сообщением об ошибк е в случае расхождения. При этом, к сожалению, P6 по-прежнему не сообщает о пр ичине ошибки. В модели Р54С процессора Pentium "Intel" предложила простой и недорогой способ орган изации двухпроцессорной работы: ведущий и ведомый процессоры использу ют общий кэш и невидимо для приложений разделяют программу на потоки. Од нако использовать такую организацию работы могут лишь многопоточные о перационные системы. Р6 переводит организацию многопроцессорной работы на новый уровень, соо тветствующий определенной "Intel" мультипроцессорной спецификации MPS 1.1. Одни м из наиболее сложных аспектов симметричной многопроцессорной работы является поддержание кэш-соответствия для всех подсоединенных к отдел ьным процессорам кэшей. Р6 поддерживает кэш-соответствие для вторичного кэша на внутреннем уров не, а внешняя шина P6 выступает как симметричная мультипроцессорная шина. Раньше проектировщики мультипроцессорных систем должны были создават ь собственные шины для связи процессоров, либо приобретать лицензию на у же существующие решения, например Corollary C-bus II. Теперь средства, реализованные "Intel" в Р6, позволяют объединить четыре процессора в мультипроцессорную сис тему. Четыре - это предел, обуславливаемый принятой в Р6 логикой арбитража . Еще одна проблема для производителей многопроцессорных систем на базе Р6 состоит в том, что для эффективной работы таких систем к каждому процес сору подключается выделенный кэш, размер которого должен быть больше, че м 256 кб - размер кэша в корпусе Р6. Таким образом, проектировщики высокопроиз водительных серверов будут вынуждены использовать внешние контроллер ы кэша и дополнительные микросхемы статической памяти. Эта проблема будет разрешена, если "Intel" увеличит размер кэша второго уровн я в корпусе Р6, что достижимо либо за счет увеличения размера кристалла, ли бо за счет перехода к более миниатюрной технологии производства. Сегодн я производители, которые хотят строить системы с более чем четырьмя проц ессорами, должны объединять две или более четырехпроцессорных системы с помощью высокоскоростного последовательного соединения память-памя ть. Реализации таких соединений для PCI ожидаются в этом году. Системы на основе Р6 Можно предположить, что компьютеры на базе P6 первоначально будут напоми нать сегодняшние наиболее мощные Pentium-компьютеры: по меньшей мере 1 Гб жест кий диск, 32 Мб оперативной памяти, мощные графические контроллеры. Появят ся первые многопроцессорные серверы на Р6. Улучшенная диагностика и средства обработки ошибок в Р6 позволяют проек тировать на базе Р6 надежные серверы уровня предприятия. Улучшенная подд ержка симметричной многопроцессорной работы в сочетании с поддерживаю щими такую работу версиями OS/2 и NetWare приведет к построению на Р6 еще более мощ ных серверов. "Intel" предполагает, что первыми Р6-системами будут серверы, однако настольны е компьютеры на P6 появятся почти одновременно с ними. Цена первых настоль ных Р6-компьютеров будет начинаться с 4000 долларов и расти с ростом мощност и конфигурации. С учетом размера корпуса Р6, его потребления энергии и рас сеиваемого тепла (требуется активное охлаждение) , не следует ожидать бы строго появления портативных компьютеров на Р6. Как обычно, первыми пользователями настольных компьютеров на процессо ре нового поколения будут разработчики программного обеспечения и пол ьзователи из таких областей, как САПР, настольные издательские системы, научное моделирование и визуализация его результатов, статистика, одни м словом, те области, которым всегда недоставало и будет недоставать сущ ествующих скоростей. Что касается серверов, то первыми кандидатами на переход к Р6 являются се рверы приложений, осуществляющие такие работы, как рассылку сообщений, д оступ к базам данных и хранилищам документов. Системные серверы и сервер ы печати не привязаны к конкретному типу процессоров и поэтому не испыты вают таких потребностей в увеличении мощности. Вполне вероятно, что первыми покупателями Р6- систем будут сравнительно небольшие организации, где на эти системы будет возложено выполнение са мостоятельно разработанных критичных для деятельности организации пр иложений. Большие предприятия будут приобретать такие системы несколь ко позднее, после тщательной оценки- 14 и подготовки. Дело в том, что большие организации эксплуатируют значительно большее число разработанных на заказ программ и стандартного программного обеспечения, и требуется пр овести проверку на его совместимость с новыми системами. Типичная Р6-система будет включать процессор Р6 с тактовой частотой 133 МГц, внешнюю шину, работающую на половине, одной третьей или одной четверти о т этой частоты, набор чипов Intel Р6/PCI по имени Orion, поддерживающий версию 2.1 32-бито вой шины PCI с частотой 33 МГц, но не поддерживающий 64-битовые расширения PCI. Вследствие наличия встроенного кэша второго уровня, в большинстве Р6-сис тем будет отсутствовать внешний кэш и контроллер кэша. Для построения ос новной памяти будут использоваться обычные 60-наносекундные DRAM или, в неко торых случаях, поддерживаемые в наборе чипов Intel Triton для Pentium более скоростные EDO DRAM. Стандартной будет конфигурация с 16 Мб оперативной памяти при все возрас тающем числе систем с 32 Мб. Первоначально Р6-системы будут включать как шину PCI, так и шины EISA/ISA. Однако по мере роста поддержки PCI необходимость в EISA и ISA будет уменьшаться. Особенно важным для этого является появление предусмотренных в PCI 2.1 мостов PCI-PCI. Глав ной проблемой при использовании PCI сегодня является ограничения на степ ень ее нагрузки. Мосты между шинами позволяют работать с большим числом устройств в пределах одного логического адресного пространства. Включение в систему нескольких шин PCI, соединенных мостами, позволит как и збежать использования других шин, так и подключать помимо памяти и графи ки высокоскоростные сетевые интерфейсы (например, 100 Мбит/сек Ethernet, FDDI и ATM) и выс окоскоростной последовательный ввод-вывод. Емкость памяти на жестком диске будет по меньшей мере 730 Мб с использовани ем интерфейса IDE или SCSI. Большая часть систем будет включать 2-скоростные ил и более быстрые CDROM. Графика будет обеспечивать разрешение 1024 на 768 пикселов и управляться картами-акселераторами с 2-4 Мб памяти. Более необычные конфигурации могут включать слоты PCMCIA, 4-скоростные CD-ROM, под держку 40 Мб/сек Ultra SCSI, встроенные 10-100 Мбит/сек сетевые порты и встроенные возм ожности мультимедиа, реализованные с помощью цифровых сигнальных проц ессоров или специальных чипов для обработки звука, ввода/вывода видеоиз ображений, компрессии/декомпрессии. Некоторые производители, возможно, прибегнут к использованию новых типов памяти, 128-битовых графических акс елераторов, 64-битовых расширений шины и других новшеств, допускаемых спе цификацией PCI. Следующее поколение процессоров Технология Р6 является логическим раз витием технологии Pentium. Ожидается что в процессоре Р7 будет реализована сущ ественно отличная от Р6 технология, обеспечивающая прорыв в производите льности при сохранении совместимости с семейством x86. В прошлом году "Intel" и "Hewlett-Packard" договорились о- 15 совместной разработке нового ми кропроцессора, появление которого планируется на 1997 или 1998 год. О внутренн ем устройстве нового микропроцессора пока известно лишь то, что он будет использовать RISC-технологию и обеспечивать выполнение всего существующ его для процессоров Intel х86 и Hewlett-Packard PA-RISC программного обеспечения. Кроме поддер жки существующих наборов команд этих семейств, по всей видимости, в Р7 буд ет введена собственная система команд. Согласно преобладающей точке зрения, "Intel" и "Hewlett-Packard" ведут эксперименты с техн ологией VLIW ("very long instruction word" - очень длинное командное слово) . Можно сказать, что VLIW в о пределенном смысле прямо противоположна технологии, используемой в Р6. В Р6 изощренно построенный декодер транслирует сложные команды х86 в более короткие и простые RISC-микрокоманды. VLIW-процессор основывается на компиляторе нового типа, который, наоборот, упаковывает несколько простых операций в одну "очень длинную" команду. К аждая "очень длинная" команда содержит независимые друг от друга операци и, которые выполняются параллельно. Иными словами, во VLIW-процессоре ответственность за планирование выполне ния команд переносится с аппаратуры на программное обеспечение. Планир ование осуществляет компилятор, и получающийся в результате компиляци и код прикладной программы содержит всю информацию о порядке выполнени я команд. Однако пока VLIW-технология весьма несовершенна. Во-первых, не разработаны эффективные методы проектирования VLIW-компиляторов. Во-вторых, вполне вер оятно, что программное обеспечение, разработанное для VLIW-процессора, прид ется перекомпилировать при появлении процессора нового поколения. По этим причинам, а также учитывая и другие обстоятельства, многие обозр еватели сомневаются в том, что Intel и Hewlett-Packard смогут выпустить жизнеспособный с точки зрения конкуренции на рынке VLIW-процессор. Рынок процессоров х86 сли шком важен для Intel, и вряд ли Intel может полностью положиться на неопробованну ю технологию. Поэтому вполне вероятно, что Intel работает над параллельным п роектом Р7, основанным на более традиционной технологии, чтобы застрахов аться на случай неудачи VLIW-проекта. Дело в том, что возможности усовершенствования архитектуры х86 не исчерп аны. Естественное направление ее развития включает усиление суперскал ярности до шести одновременно выполняемых команд, увеличение размера п ервичных кэшей, размещение вторичного кэша на кристалле процессора, бол ьшее число исполнительных устройств, увеличение размера буферов и подд ержка более длинных цепочек выполняемых с опережением команд. Конкуренты "Intel" также не собираются сидеть, сложа руки. "NexGen" планирует выпуск процессора Nx686 в конце 1995 года и утверждает, что его прои зводительность будет в 2-4 раза превосходить производительность Nx586. "Cyrix" так же работает над процессором-преемником М1, но подробностей пока не сообщ ает. Наиболее подробно сообщает о своих планах AMD. Следующий за К5 процессор К6 п оявится в 1996 году, а его массовое производство начнется в 1997 году. К6 будет из готавливаться по технологии 0,35 мкм и будет содержать около 6,5 миллионов тр анзисторов. Предполагаемая производитель К6 - 300 SPECint92. В 1997 году AMD планирует вып уск процессора К7, с началом его массового производства в 1998 году. К7 будет и зготавливаться по технологии 0,18 мкм; число транзисторов - 10-15 миллионов. Пре дполагается, что при тактовой частоте 400 МГц он достигнет производительн ости 700 SPECint92. Наконец, в 2001 году AMD планирует выпуск процессора K8, содержащего 20 миллионов транзисторов и обеспечивающего производительность 1000 SPECint92 на тактовой ча стоте 600 МГц. Возможно и появление новых конкурентов. Процессоры 386 и 486 производят IBM Microelectronics, "Texas Instruments", SGS-Thompson и ряд азиатских фирм. Однако до сих пор никто из них не пыт ался выйти на передовые позиции и не брался за разработку современного п роцессора семейства х86, который мог бы конкурировать с новейшими процес сорами "Intel", AMD, "Cyrix" и NexGen. Заключение Процессоры Р6 фирмы Intel выбраны в качестве элементной базы для первого в ми ре компьютера производительностью свыше триллиона операций в секунду. Уникальная машина предназначена главным образом для расчетов по ядерн ой тематике Министерства энергетики США. Министерство остановило свой выбор на Intel Corporation, поручив ей изготовление нов ого компьютера, производительность которого в десять раз превысит анал огичную характеристику самых быстрых современных суперкомпьютеров. Но вая вычислительная система будет установлена в Sandia National Laboratories - многоцелевой л аборатории Министерства энергетики США в городе Альбукерк (штат Нью-Мек сико) . В составе машины Intel/Sandia будет работать свыше 9000 микропроцессоров комп ании Intel следующего поколения, получивших кодовое название Р6. Замечательно, что машина Intel/Sandia строится из тех же компьютерных "строительн ых кирпичиков", которые Intel представляет производителям компьютерной тех ники для использования в крупномасштабных параллельных системах, высо копроизводительных серверах, рабочих станциях и настольных компьютера х. Новая система будет иметь пиковую производительность 1.8 триллионов операций в секунду и в десять раз повысит быстродействие при работе с важными прикладными программами Министерства энергетики. Маш ина оснащается системной памятью в 262 Гбайт и будет сдана в эксплуатацию к концу 1996 года. Недавно фирма Intel объявила новое название своего процессора P6. Теперь он бу дет называться Pentium Pro. Приложения Intel P6 Intel Pentium AMD K5 Cyrix M1 NexGen Nx 586 Тактовая частота (МГц) 133 100 100 100 93 Производительность (SPECint92) 200 112,7 147 147-169 112,7 Суперскалярность (команды) 3 2 4 2 3 Исполнительные устройства 5 3 5 4 3 Предсказание переходов динамическое динамическое динамическое динамическое динамическое Опережающее выполнение есть нет есть есть есть "Беспорядочное" выполнение есть нет есть есть есть Число транзисторов 5,5 млн. 3,3 млн. 4,3 млн. 3,3 млн. 3,5 млн. Кэш первого уровня (кб) 16 - раздельный 16 - раздельный 24 - раздельный 16 - единый 32 - ра здельный Кэш второго уровня 256 кб внешний внешний внешний внешний Технология 0,6 мкм БиКМОП 0,6 мкм БиКМОП 0,5 мкм КМОП 0,65 мкм КМОП 0,5 мкм КМОП Размер кристалла (кв. мм) 306 163 неизвестно 394 196 Начало выпуска я. пол. 1995 сере дина 1994 я. пол. 1995 я пол. 1995 Конец 1994 Цена (в партиях по 1000) неизвестна $673 1 неизвестна неизвестна $569 1. Сейчас эта цена уже реально меньше ($200-300) - 22 Литература 1. Монитор N 3 1995г. Д. Бройтман "Микроархитектура процессора P6" с. 6-11. 2. Монитор N 5 1995г. Д. Бройтман "Процессор P6: общий обзор" с. 8-12. 3. Hard 'n' Soft N 10 1995г.
1Архитектура и строительство
2Астрономия, авиация, космонавтика
 
3Безопасность жизнедеятельности
4Биология
 
5Военная кафедра, гражданская оборона
 
6География, экономическая география
7Геология и геодезия
8Государственное регулирование и налоги
 
9Естествознание
 
10Журналистика
 
11Законодательство и право
12Адвокатура
13Административное право
14Арбитражное процессуальное право
15Банковское право
16Государство и право
17Гражданское право и процесс
18Жилищное право
19Законодательство зарубежных стран
20Земельное право
21Конституционное право
22Конституционное право зарубежных стран
23Международное право
24Муниципальное право
25Налоговое право
26Римское право
27Семейное право
28Таможенное право
29Трудовое право
30Уголовное право и процесс
31Финансовое право
32Хозяйственное право
33Экологическое право
34Юриспруденция
 
35Иностранные языки
36Информатика, информационные технологии
37Базы данных
38Компьютерные сети
39Программирование
40Искусство и культура
41Краеведение
42Культурология
43Музыка
44История
45Биографии
46Историческая личность
47Литература
 
48Маркетинг и реклама
49Математика
50Медицина и здоровье
51Менеджмент
52Антикризисное управление
53Делопроизводство и документооборот
54Логистика
 
55Педагогика
56Политология
57Правоохранительные органы
58Криминалистика и криминология
59Прочее
60Психология
61Юридическая психология
 
62Радиоэлектроника
63Религия
 
64Сельское хозяйство и землепользование
65Социология
66Страхование
 
67Технологии
68Материаловедение
69Машиностроение
70Металлургия
71Транспорт
72Туризм
 
73Физика
74Физкультура и спорт
75Философия
 
76Химия
 
77Экология, охрана природы
78Экономика и финансы
79Анализ хозяйственной деятельности
80Банковское дело и кредитование
81Биржевое дело
82Бухгалтерский учет и аудит
83История экономических учений
84Международные отношения
85Предпринимательство, бизнес, микроэкономика
86Финансы
87Ценные бумаги и фондовый рынок
88Экономика предприятия
89Экономико-математическое моделирование
90Экономическая теория

 Анекдоты - это почти как рефераты, только короткие и смешные Следующий
- Золушка, я слышала, что твоя мачеха и сёстры уехали на бал!
- Да ну?!
- Ты тоже хочешь? Я приготовила тебе подарочек: платьице, туфельки, карету. Ты можешь ехать на бал.
- Крёстная, да ты чё? Зачем оно мне? У меня хата свободная!
Anekdot.ru

Узнайте стоимость курсовой, диплома, реферата на заказ.

Обратите внимание, реферат по информатике и информационным технологиям "Микропроцессоры семейства Intel", также как и все другие рефераты, курсовые, дипломные и другие работы вы можете скачать бесплатно.

Смотрите также:


Банк рефератов - РефератБанк.ру
© РефератБанк, 2002 - 2016
Рейтинг@Mail.ru