Реферат: Микропроцессоры Intel 80386 - текст реферата. Скачать бесплатно.
Банк рефератов, курсовых и дипломных работ. Много и бесплатно. # | Правила оформления работ | Добавить в избранное
 
 
   
Меню Меню Меню Меню Меню
   
Napishem.com Napishem.com Napishem.com

Реферат

Микропроцессоры Intel 80386

Банк рефератов / Радиоэлектроника

Рубрики  Рубрики реферат банка

закрыть
Категория: Реферат
Язык реферата: Русский
Дата добавления:   
 
Скачать
Microsoft Word, 282 kb, скачать бесплатно
Заказать
Узнать стоимость написания уникального реферата

Узнайте стоимость написания уникальной работы

МП 80386 фирмы Intel 1. Введение в МП 80386 фирмы Intel МП вышел на рынок с уникальным преимуществом . Он является первым 32 - разрядным МП , для которого пригодно существующее пр икладное программное обеспечение стоимостью 6,5 млр д . долл ., написанное для МП предыдущих моде лей ОТ 8086/88 до 80286 (клон IBM PC ). Говорят , что системы совместимы , если программы написанные на одно й системе , успешно выполняются на другой . Если совместимость распространяется только в одном направлении , от старой системы к нов ой , то говорят о совместимости снизу вверх . Совместимость снизу вверх на о бьектном уровне поддерживает капиталовложения ко нечного пользователя в программное обеспечение , поскольку новая система просто заменяет бо лее медленную старую . Микропроцессор 80386 совместим снизу вверх с предыдущими поколениями МП фирмы Intel . Это означае т что программы нап исанные специально для МП 80386 и использующие его специфические особенности , обычно не ра ботают на более старых моделях . Однако , та к как набор команд МП 80386 и его модули обработки являются расширениями набора коман д предшествующих мо д елей , программное обеспечение последних совместимо снизу вверх с МП 80386. Специфическими особенностями МП 80386 являются многозадачность , встроенное управление памятью , виртуальная память с разделением на страницы , защита программ и большое адресное прост ранство . Аппаратная совместимость с преды дущими моделями сохранена посредством динамическ ого изменения разрядности магистрали . МП 80386 вып олнен на основе технологии CHMOS III фирмы Intel , которая вобрала с себя быстродействие технологии HMOS (МДП высокой плотности ) и малое потребление мощности технологии CMOS (КМДП ). МП 80386 предусматривает переключение программ , выполняемых под управление м различных операционных систем , такие как MS - DOS и UNIX . Это свойство позволяет разработчикам программ включа ть станд артное прикладное программное обе спечение для 16 -разрядных МП непосредственно в 32 -разрядную систему . Процессор определяет адр есное пространство как один или несколько сегментов памяти любого размера в диапазон е от 1 байт до 4 Гбайт (4*2я 530я 0 байт ). Эт и сегменты могут быть индивидуально защищены уровнями привилегий и таким обр азом избирательно разделяться различными задачам и . Механизм защиты основан на понятии иера рхии привилегий или ранжированного ряда . Это означает , что разным задачам или программ ам м о гут быть присвоены определен ные уровни , которые используются для данной задачи. 2. Режимы процессора Для более полного понятия системы команд МП 80386 необходимо предварительно описать общую схему его работы и архитектуру. В данном реферате не раскрывает ся более подробно значения некоторых специфичес ких слов и понятий , считая , что читатель предварительно ознакомился с МП 8086 и МП 80286 и имеет представление о их работе и архитектуре . Описываются только те функции МП 80386, которые отсутствуют или измене н ы в предыдущих моделях МП. МП 80386 имеет два режима работы : режим реальных адресов , называемый реальным режимом , и защищенный режим. 2.1. Реальный режим При подаче сигнала сброса или при включении питания устанавливается реальный р ежим , причем МП 80386 работает как очень быстрый МП 8086, но , по желанию программиста , с 32-разрядным расширением . В реальном режиме МП 80386 имеет такую же базовую архитектуру , что и МП 8086, но обеспечивает доступ к 32-разрядным регистрам . Механизм адресации , размер ы памяти и обработка прерываний МП 8086 полностью совпадают с аналогичными функция ми МП 80386 в реальном режиме. Единственным способом выхода из реального режима является явное переключение в защ ищенный режим . В защищенный режим МП 80386 вхо дит при установке бита вк лючения защи ты (РЕ ) в нулевом регистре управления ( CR 0) с по мощью команды пересылки ( MOV to CR 0). Для совместимости с МП 80286 с целью установки бита РЕ може т быть также использована команда загрузки слова состояния машины LMSW . Процессор повторно входит в реальный режим в том слу чае , если программа командой пересылки сбрасы вает бит РЕ регистра CR 0. 2.2. Защищенный режим Полные возможности МП 80386 раскрываются в защищенном режиме . Программы могут исполнять переключение между процессами с целью вх ода в за дачи , предназначенные для режи ма виртуального МП 8086. Каждая такая задача проявляет себя в семантике МП 8086 (т.е . в отношениях между символами и приписываемыми и м значениями независимо от интерпретирующего их оборудования ). Это позволяет выполнять на МП 80386 программное обеспечение для МП 8086 - прикладную программу или целую операцион ную систему . В то же время задачи для виртуального МП 8086 изолированы и защищены как друг от друга , так и от главной операционной системы МП 80386. Далее перейдем н епосре д ственно к рассмотрению шины данных МП 80386. 3. Шины Прежде всего дадим определение шины . Ш ина - это канал пересылки данных , используемый совместно различными блоками системы . Шина может представлять собой набор проводящих линий , вытравленных в печатной п лате , провода припаянные к выводам разьемов , в к оторые вставляются печатные платы , либо плоск ий кабель . Компоненты компьютерной системы фи зически расположены на одной или нескольких печатных платах , причем их число и фу нкции зависят от конфигурации систем ы , ее изготовителя , а часто и от п околения микропроцессора. Информация передается по шине в виде групп битов . В состав шины для каждог о бита слова может быть предусмотрена отд ельная линия (параллельная шина ), или все б иты слова могут последовательно во врем ени использовать одну линию (последовател ьная шина ). 3.1 Шина с тремя состояниями Шина с тремя состояниями напоминает т елефонную линию общего пользования , к которой подключено много абонентов . Три состояние на шине - это состояния высокого уровня , низкого уровня и высокого импеданса . Сос тояние высокого импеданса позволяет устройству или процессору отключиться от шины и н е влиять на уровни , устанавливаемые на шин е другими устройствами или процессорами . Таки м образом , только одно устройство является ведущим на шине . Управляющая логика активизирует в каждый конкретный момент только одно устройство , которое становиться в едущим . Когда устройство активизировано , оно п омещает свои данные на шину , все же ос тальные потенциальные ведущие переводятся в п ассивное сост о яние. К шине может быть подключено много приемных устройств получателей . Обычно данные на шине предназначаются только для одног о из них . Сочетание управляющих и адресных сигналов , определяет для кого именно . Упр авляющая логика возбуждает специальные строби рующие сигналы , чтобы указать получателю когда ему следует принимать данные . Получ атели и отправители могут быть однонаправленн ыми (т.е . осуществлять только либо передачу , либо прием ) и двунаправленными (осуществлять и то и другое ). Шинная (магистральная ) организация получила широкое распространение , поскольку в этом случае все устройства используют е диный протокол сопряжения модулей центральных процессоров и устройств ввода-вывода с помо щью трех шин. 3.2 Типы шин Сопряжение с центральным процессором осущ е ствляется посредством трех шин : шины данных , шины адресов и шины управления . Ши на данных служит для пересылки данных меж ду ЦП и памятью или ЦП и устройствами ввода-вывода . Эти данные могут представлять собой как команды ЦП , так и информацию , которую ЦП по с ылает в порты ввода-вывода или принимает оттуда . В МП 8088 шина данных имеет ширину 8 разрядов . В МП 8086, 80186, 80286 ширина шины данных 16 разрядов ; в МП 80386 - 32 разряда. Шина адресов используется ЦП для выбо ра требуемой ячейки памяти или устройства ввода-вывода путем установки ан шине к онкретного адреса , соответствующего одной из ячеек памяти или одного из элементов ввод а-вывода , входящих в систему . Наконец по ши не управления передаются управляющие сигналы , предназначенные памяти и устройствам ввода- вывода . Эти сигналы указывают направление передачи данных (в ЦП или из ЦП ), а также моменты передачи. Магистральная организация предпологает , как правило , наличие управляющего модуля , который выступает в роли директора распорядителя п ри обмене данными . Осн овное назначение этого модуля - организация передачи слова ме жду двумя другими модулями. 3.3 Операции на магистрали Операция на системной магистрали начинает ся с того , что управляющий модуль устанавл ивает на шине кодовое слово модуля отправ ителя и активиз ирует линию строба отп равителя . Это позволяет модулю , кодовое слово которого установлено на шине , понять , что он является отправителем . Затем управляющий модуль устанавливает на кодовое слово мо дуля - получателя и активизирует линию строба получателя . Это позволяет модулю , кодовое слово которого установлено на шине , понять , что он является получателем. После этого управляющий модуль возбуждает линию строба данных , в результате чего содержимое регистра отправителя пересылается в регистр получателя . Этот шаг может быть повторен любое число раз , если требуе тся передать много слов. Данные пересылаются от отправителя получа телю в ответ на импульс , возбуждаемый упра вляющим модулем на соответствующей линии стро ба . При этом предполагается , что к моменту появления им пульса строба в модуле - отправителе данные подготовлены к передаче , а модуль - получатель готов принять данные . Такая передача данных носит название син хронной (синхронизированной ). Что произойдет , если модули участвующие в обмене (один или оба ), могут пе редавать или принимать данные только при определенных условиях ? Процессы на магистралях могут носить асинхронный (несинхронизированный ) характер . Передачу данных от отправителя полу чателю можно координировать с помощью линий состояния , сигналы на которых отр ажают условия работы обоих модулей . Как то лько модуль назначается отправителем , он прин имает контроль над линией готовности отправит еля , сигнализируя с ее помощью о своей готовности принимать данные . Модуль , назначенны й получателем , контролирует линию г о товности получателя , сигнализируя с ее помощь ю о готовности принимать данные. При передаче данных должны соблюдаться два условия . Во-первых , передача осуществляется лишь в том случае , если получатель и отправитель сигнализируют о своей готовности . Во-втор ых , каждое слово должно переда ваться один раз . Для обеспечения этих усло вий предусматривается определенная последовательност ь действий при передачи данных . Эта послед овательность носит название протокола. В соответствии с протоколом отправитель , подготовив новое слово , информирует об этом получателя . Получатель , приняв очередное слово , информирует об этом отправителя . С остояние линий готовности в любой момент времени определяет действия , которые должны в ыполнять оба модуля. Каждый шаг в передаче данных от о дной части системы к другой называетс я циклом магистрали (или часто машинным ци клом ). Частота этих циклов определяется тактов ыми сигналами ЦП . Длительность цикла магистра ли связана с частотой тактовых сигналов . Т ипичными являются тактовые частоты 5, 8, 10 и 16 МГц . Наиболее современные схемы раб отают на частоте до 24 МГц. 3.4 Порты ввода-вывода Адресное пространство ввода-вывода организова но в виде портов . Порт представляет собой группу линий ввода-вывода , по которым про исходит параллельная передача инфор мации между ЦП и устройством ввода-вывода , обычно по одному биту на линию . Число линий в порте чаще всего совпадает с размеро м слова , характерным для данного процессора . Входной порт чаще всего организуется в виде совокупности логических вентилей , через к о торые входные сигналы поступают на линии системной шины данных . Выходной порт реализуется в виде совокупности три ггеров , в которых хранятся сигналы , снятые с шины данных. Если в передаче информации участвует процессор , то направление потока входной и выход ной информации принято рассматривать относительно самого процессора . Входной порт - это любой источник данных (например , реги стр ), который избирательным образом подключается к шине данных процессора и посылает сл ово данных в процессор . Наоборот , выходной п орт представляет собой приемник данных ( например , регистр ), который избирательным образом подключается к шине данных процесс ора . Будучи выбран , выходной порт принимает слово данных из микропроцессора. Процессор должен иметь возможность коорди нировать скор ость своей работы со ско ростью работы внешнего устройства , с которым он обменивается информацией . В противном случае может получиться , что входной порт начнет пересылать данные еще до того как , процессор их затребует , и процесс пересы лки данных наложится н а какой-то другой процесс в ЦП . Как уже отмечалось , эта координация работы двух устройств но сит название "рукопожатия ", или квитирования. Теперь подробнее остановимся на режимах работы портов ввода-вывода . Существуют три вида взаимодействия процессора с по рта ми ввода-вывода : программное управление , режим прерываний и прямой доступ к памяти (ПДП ). Программно-управляемый ввод-вывод инициируется процессором , который выполняет программу , управ ляющую работой внешнего устройства . Режим пре рываний отличается тем , что инициатором ввода-вывода является внешнее устройство . Устройст во , подключенное к выводу прерываний процессо ра , повышает уровень сигнала на этом вывод е (или в зависимости от типа процессора понижает его ). В ответ процессор , закончив выполнение текущей к оманды , сохраняет содержимое программного счетчика в соответст вующем стеке и переходит на выполнение пр ограммы , называемой программой обработки прерыван ий , чтобы завершить передачу данных. ПДП тоже инициируется устройством . Переда ча данных между памятью и устройством ввода-вывода осуществляется без вмешательства п роцессора . Как правило , для организации ПДП используются контроллеры ПДП , выполненные в виде интегральных схем. 3.5 Униварсальный синхронно-асинхронный приемопередатчик Микропроцессор взаимодейст вует с пери фирийными устройствами , принимающими и передающим и данные в последовательной форме . В проце ссе этого взаимодействия процессор должен вып олнять преобразование параллельного кода в по следовательный , а также последовательного в п араллельный. Чаще в сего пересылка данных между процессором и периферийными устройствами вып олняются асинхронно . Другими словами , устройство может передавать данные в любой момент времени . Если данные не передаются , устройство посылает просто биты маркера , обычно высо кий уро в ень сигнала , что дает возможность немедленно обнаружить любой разрыв цепи передачи . Если устройство готово перед авать данные , передатчик посылает нулевой бит , обозначающий начало посылки . За этим нул евым битом следуют данные , затем бит четно сти и , наконе ц , один или два стоп-бита . Закончив передачу , отправитель продолжае т посылать высокий уровень сигнала в знак того , что данные отсутствуют. Для удобства проектирования интерфейса пр оцессора с устройствами последовательного ввода-в ывода (как синхронными , так и асинхронным и ) разработаны микросхемы универсальных синхронно- асинхронных приемопередатчиков (УСАПП ). В состав УСАПП входят функционирующие независимо секции приемника-передатчика. УСАПП заключен в корпус с 40 выводами и является дуплексным устройством (т . е . может передавать и принимать одновременно ). Он выполняет логическое форматирование посы лок . Для подключения УСАПП могут потребоватьс я дополнительные схемы , однако нет необходимо сти в общем тактовом генераторе , синхронизиру ющем УСАПП и то устройство , с к оторым установлена связь . В передатчике УСАПП предусмотрена двойная буферизация , поэтому с ледующий байт данных может приниматься из процессора , как только текущий байт подгото влен для передачи. Выпускаются микросхемы УСАПП со скоростям и передачи до 200 К бод . Скорость работы передатчика и приемника (не обязательно о динаковые ) устанавливаются с помощью внешних генераторов , частота которых должна в 16 раз превышать требуемую скорость передачи . Сигналы от внешних генераторов поступают на разд ельные тактовые в ходы приемника и передатчика. Обычно и микропроцессор , и устройства ввода-вывода подключаются к своим УСАПП парал лельно . Между УСАПП дейс твует последовательная связь (например по ста ндарту RS-232C). 4. MULTIBUS Структура магистрали , обеспечивающей сопряже ние всех аппаратных средств , является важнейшим элементом вычислительной системы . Магис траль позволяет многочисленным компонентам систе мы взаимодействовать друг с другом . Кроме того , в структуру магистрали заложены возможн ости возбуждения прерываний , ПДП, обмен а данными с памятью и устройствами ввода-в ывода и т . д. Магистраль общего назначения MULTIBUS фирмы Intel пр едставляет собой коммуникационный канал , позволяю щий координировать работу самых разнообразных вычислительных модулей . Основой координации слу ж ит назначение модуля системы MULTIBUS атрибуто в ведущего и ведомого. 4.1 Магистрали MULTIBUS I/II. Одним из наиболее важных элементов вы числительной системы является структура системно й магистрали , осуществляющей сопряжение всех аппаратных средств . Систем ная магистраль обеспечивает взаимодействие друг с другом раз личных компонентов системы и совместное испол ьзование системных ресурсов . Последнее обстоятель ство играет важную роль в существенном ув еличении производительности всей системы . Кроме того , систем н ая магистраль обеспечи вает передачу данных с участием памяти и устройств ввода-вывода , прямой доступ к п амяти и возбуждение прерываний. Системные магистрали обычно выполняются т аким образом , что сбои проходящие в других частях системы , не влияют на их функ ционирование . Это увеличивает общую надеж ность системы . Примерами магистралей общего н азначения являются предложенные фирмой Intel архитект уры MULTIBUS I и II, обеспечивающие коммуникационный канал для координации работы самых разнообразных вычислительных модулей. MULTIBUS I и MULTIBUS II используют концепцию "ведущий-ведомы й ". Ведущим является любой модуль , обладающий средствами управления магистралью . Ведущий с помощью логики доступа к магистрали захват ывает магистраль , затем генерирует сигналы уп равления и адреса и сами адреса пам яти или устройства ввода-вывода . Для выполнени я этих действий ведущий оборудуется либо блоком центрального процессора , либо логикой , предназначенной для передачи данных по магист рали к местам назначения и от них . Вед омый - это м о дуль , декодирующий сос тояние адресных линий и действующий на ос новании сигналов , полученных от ведущих ; ведом ый не может управлять магистралью . Процедура обмена сигналами между ведущим и ведомым позволяет модулям различного быстродействия взаимодействоват ь через магистраль . Веду щий магистрали может отменить действия логики управления магистралью , если ему необходимо гарантировать для себя использование циклов магистрали . Такая операция носит название "блокирования " магистрали ; она временно предотвр ащает ис п ользование магистрали другим и ведущими. Другой важной особенностью магистрали явл яется возможность подключения многих ведущих модулей с целью образования многопроцессорных систем. MULTIBUS I позволяет передать 8- и 16 разрядные дан ные и оперировать с адрес ами длиной до 24 разрядов. MULTIBUS II воспринимает 8-, 16- и 32-разрядные данные , а адреса длиной до 32 разрядов . Протоколы ма гистралей MULTIBUS I и II подробно описаны в документац ии фирмы Intel, которую следует тщательно изучить перед использованием эти х магистралей в какой - либо системе. 4.2 MULTIBUS I MULTIBUS I фирмы Intel представляет собой 16-разрядную многопроцессорную систему , согласующуюся со ста ндартом IEEE 796. 4.3 Пример интерфейса магистрали MULTIBUS I Один из способов организации взаимод ействия между МП 80386 и магистралью MULTIBUS I за ключается в генерации всех сигналов MULTIBUS I c помощ ью программируемых логических матриц (ПЛМ ) и схем ТТЛ . Проще использовать интерфейс , совм естимый с МП 80286. Основные черты этого интер фейса описаны ни ж е. Интерфейс магистрали MULTIBUS I состоит из совмес тимого с МП 80286 арбитра магистрали 82288. Контроллер может работать как в режиме локальной магистрали , так и в режиме MULTIBUS I; резистор на входе МВ схемы 82288, подключенный к источн ику питания , акти визирует режим MULTIBUS I. Выходн ой сигнал MBEN дешифратора адреса на ПЛМ служ ит сигналом выбора обеих микросхем 82288 и 828289. Сигнал AEN # с выхода 82289 открывает выходы контролле ра 82288. Взаимодействие между процессором 80386 и этим и двумя устройства ми осуществляется с помощью ПЛМ , в которые записаны программы генерации и преобразования необходимых сигнало в . Арбитр 82289 вместе с арбитрами магистрали других вычислительных подсистем координирует упр авление магистралью MULTIBUS I, обеспечивая управляющ и е сигналы , необходимые для получения доступа к ней. В системе MULTIBUS I каждая вычислительная подсис тема претендует на использование общих ресурс ов . Если подсистема запрашивает доступ к м агистрали , когда другая система уже используе т магистраль , первая по дсистема должна ожидать ее освобождения . Логика арбитража м агистрали управляет доступом к магистрали все х подсистем . Каждая вычислительная подсистема имеет собственный арбитр магистрали 82289. Арбитр подключает свой процессор к магистрали и разрешает дост у п к ней ведущим с более высоким или более низким приор итетом в соответствии с заранее установленной схемой приоритетов. Возможны два варианта процедуры управлени я занятием магистрали : с последовательным и параллельным приоритетом . Схема последовательного п риоритета реализуется путем соединения цепочкой входов приоритета магистрали (BPRN #) и выходов приоритета магистрали (BPRO #) всех арбитров магистрали в системе . Задержка , возникающая при таком соединении , ограничивает число по дключаемых арбитров . Схема п араллельного приоритета требует наличия внешнего арбитра , который принимает входные сигналы BPRN # от в сех арбитров магистрали и возвращает активный сигнал BPRО # запрашивающему арбитру с макси мальным приоритетом . Максимальное число арбитров , участвующих в схеме с параллельн ым приоритетом , определяется сложностью схемы дешифрации. После завершения цикла MULTIBUS I арбитр , занимающ ий магистраль , либо продолжает ее удерживать , либо освобождает с передачей другому арб итру . Процедура освобождения магистрали мо жет быть различной . Арбитр может освоб ождать магистраль в конце каждого цикла , у держивать магистраль до тех пор пока не будет затребована ведущим с более высоким приоритетом , или освобождать магистраль при поступлении запроса от ведущего с любым приоритет о м. Система MULTIBUS I с 24 линиями адреса и 16 линиям и данных . Адреса системы расположены в диа пазоне 256 кбайт (между F00000H и F3FFFFH), причем используютс я все 24 линии . 16 линий данных представляют м ладшую половину (младшие 16 разрядов ) 32разрядной шин ы данных МП 80386. Адресные разряды MULTIBUS I нумеруются в шеснадцатеричной системе ; А 23-А 0 В МП 80386 становятся ADR17# - ADR0# в системе MULTIBUS I. Инвертир ующие адресные фиксаторы поразрядно преобразуют выходные сигналы адреса МП 80386 в адресные сиг н алы с низким активным ур овнем для магистрали MULTIBUS I. Дешифратор адреса . Система MULTIBUS I обычно включ ает и общую , и локальную память . Устройств а ввода-вывода (УВВ ) также могут быть распо ложены как на локальной магистрали , так и на MULTIBUS I. Отсюда следует , что : 1) пространство адресов МП 80386 должно быть разделено между MULTIBUS I и локальной магистралью и 2) должен исп ользоваться дешифратор адресов для выбора одн ой из двух магистралей . Для выбора магистр али MULTIBUS I требуются два сигнала : 1. Сиг нал разрешения MULTIBUS I (MBEN) служит сигн алом выбора контроллера магистрали 82288 и арбитр а магистрали 82289 в схеме сопряжения с MULTIBUS I. Др угие выходы ПЛМ дешифратора служат для вы бора памяти и УВВ на локальной магистрали. 2. Для обеспечения 16-раз рядного цикла магистрали процессору 80386 должен быть возвраще н активный сигнал размера шины BS16#. К уравне нию ПЛМ , описывающему условия возбуждения сиг нала BS16#, могут быть добавлены дополнительные чл ены для других устройств , требующих 16-разрядной шин ы. Ресурсы ввода-вывода , подключенные к магис трали MULTIBUS I, могут быть отображены на отдельное пространство адресов ввода-вывода , независимых от физического расположения устройств на м агистрали I, либо отображены на пространство ад ресов памяти МП 80386. Адреса УВВ , отображенн ых на пространство памяти , должны декодироват ься для возбуждения правильных команд ввода-в ывода . Это декодирование должно осуществляться для всех обращений к памяти , попадающих в область отображения адресов ввода-вывода. Адресные фикс аторы и приемопередатчик и данных . Адрес во всех циклах магистрали должен фиксироваться , потому что по прото колу MULTIBUS I на адресных входах должен удерживатьс я достоверный адрес по крайней мере 50 нс после того , как команда MULTIBUS I становится пасси вн о й . Сигнал разрешения адреса (AEN#) н а выходе арбитра магистрали 82289 становится акти вным , как только арбитр получает управление магистралью MULTIBUS I. Сигнал AEN# действует как разрешающ ий для фиксаторов MULTIBUS Разряды данных MULTIBUS I нумеруются в ше стнадцатеричной системе , так что D15-D0 превращается в DATF#-DAT0#. Инвертирующие факторы и приемопередатчики вырабатывают низкий активный уровень для магистрали MULTIBUS I. Данные фиксируются только в циклах записи . Во время цикла записи адрес ными фиксат о рами и фиксаторами - п риемопередатчиками данных управляют входные сигн алы ALE#, DEN и DT/R# от контроллера 82288. В циклах чтени я фиксаторы - приемопередатчики управляются сигнал ом локальной магистрали RD#. Если при использова нии сигнала DEN за локальным ц иклом записи немедленно последует цикл чтения MULTIBUS I, на локальной магистрали МП 80386 возникнет кон фликтная ситуация. 4.4 Магистраль расширения ввода-вывода iSBX Магистраль iSBX независима от типа процессор а или платы . Каждый интерфейс расширения н еп осредственно поддерживает до 8-разрядных портов ввода-вывода . Посредством ведомых процес соров или процессоров с плавающей точкой обеспечивается расширение адресных возможностей . Кроме того , каждый интерфейс расширения может при необходимости поддерживать к ан ал ПДП со скоростью передачи до 2 Мслов /с Магистраль iSBX включает два основных элемен та : базовую плату и модуль расширения . Баз овая плата - это любая плата с одним ил и несколькими интерфейсами расширения ввода-вывод а (коннекторами ), удовлетворяющими эле ктрически м и механическим требованиям спецификации Intel. Е стественно , базовая плата всегда является вед ущим устройством , она генерирует все адреса , сигналы выбора и команды. Модуль расширения магистрали iSBX представляет собой небольшую специализированную плату ввода-вывода , подключенную к базовой плате . Мод уль может иметь одинарную или двойную шир ину . Назначение модуля расширения - преобразование протокола основной магистрали в протокол конкретного устройства ввода-вывода. Расширение функций,реализуемых к аждой системной платой , подключенной к магистрали MULTIBUS I, повышает производительность системы , потому чт о для доступа к таким резидентным функция м не требуется арбитраж магистрали. 4.5 Многоканальная магистраль Многоканальная магистраль представляет собой специализированный электрический и механич еский протокол , действующий как составная час ть системы MULTIBUS I. Эта магистраль предназначена дл я скоростной блочной пересылки данных между системой MULTIBUS I и взаимосвязанными перефирийными устройствам и . В тех случаях , когда требуется пересылать группу байтов или с лов , расположенных (или распологаемых ) по после довательным адресам , протокол блочной пересылки данных уменьшает непроизводительные потери . Пер едача осуществляется в асинхронном режиме с исполь з ованием протокола подтвержден ий и с проверкой четности , обеспечивающей правильность передачи данных. Улучшению характеристик системы MULTIBUS I способству ет уменьшение влияния на ее производительност ь оборудования пакетного типа . Потоки данных от пакетных устройств могут использова ть интерфейс общего назначения . Протокол мног оканальной магистрали специально приспособлен дл я пакетных пересылок данных . Максимальный выи грыш в производительности получается при испо льзовании двухпортовой памяти с доступом как с о стороны многоканальной магистра ли , так и со стороны интерфейса MULTIBUS I. 4.6 Магистраль локального расширения iLBX Магистраль iLBX предназначена для непосредственн ых скоростных передач данных между ведущими и ведомыми и обеспечивает : 1) максимум два в едущих на магистрали , что упрощает процедуру арбитража ; 2) асинхронный по отношени ю к передаче данных арбитраж магистрали ; 3) минимум два и максимум пять устройств , свя занных с магистралью ; 4) ведомые устройства , опр еделяемые как ресурсы памяти с байтовой адресацией , и 5) ведомые устройства , функции которых непосредственно контролируются с игналами линий магистрали iLBX. Увеличение локальных (на плате ) ресурсов памяти высокопроизводительного процессора улучшает характеристики всей системы . Что касается други х специальных функций , то наличие на процессорной плате памяти повышает пр оизводительность , поскольку процессор может адрес овать непосредственно , не ожидая результатов арбитража магистрали . С другой стороны , в силу пространственных ограничений на процессо р ной плате удается разместить пам ять лишь небольшого обьема . Магистраль iLBX позво ляет снизить эти пространственные ограничения . При использовании магистрали iLBX нет необходимос ти в размещении дополнительной памяти на процессорной плате . Вся память (обьем о м до нескольких десятков Мбайт ), адрес уемая процессором , доступна через магистраль iLBX и представляется процессору размещенной на процессорной плате . Наличие в системе памяти двух портов одного для обмена с маги стралью iLBX, а другого для обмена с магист р алью MULTIBUS I - делает доступной эту пам ять другим компонентам системы . К магистрали iLBX можно подключить до пяти устройств . В число устройств должны входить первичный в едущий и один ведомый . Остальные три устро йства не являются обязательными . Первичны й ведущий управляет магистралью iLBX и орга низует доступ вторичного ведущего к ресурсам ведомой памяти . Вторичный ведущий , если о н есть , предоставляет дополнительные возможности доступа к ведомым ресурсам по магистрали iLBX. 4.7 MULTIBUS II Архитектура си стемы MULTIBUS II является проце сорно-независимой . Она отличается наличием 32-разряд ной параллельной системной магистралью с макс имальной скоростью передачи 40 Мбайт /с , недорого й последовательной системной магистрали и быс тродействующей локальной магистра л и д ля доступа к отдельным платам памяти . MULTIBUS II в ключает пять магистралей Intel: 1) локального расширения (iLBX II), 2) многоканального доступа к памяти , 3) паралл ельную системную (iPSB), 4) последовательную системную (iSSB) и 5) параллельную расшире н ия ввода-вывод а (iSBX). Структура с несколькими магистралями имее т преимущества перед одномагистральной системой . В частности каждая магистраль оптимизирован а для выполнения определенных функций , а о перации на них выполняются параллельно . Кроме того , магис трали , не используемые в конкретной системе , могут быть исключены из ее архитектуры , что избавляет от неоправд анных затрат . Три магистрали из перечисленных кратко описаны ниже. 4.7.1 Параллельная системная магистраль iPSB. Параллельная системная магистра ль iPSB и спользуется для межпроцессорных пересылок данных и взаимосвязи процессоров . Магистраль поддер живает пакетную передачу с максимальной посто янной скоростью 40 Мбайт /с. Связной магистрали представляет собой пла ту , объединяющую функциональную подсисте му . Каждый связной магистрали должен иметь сре дства передачи данных между МП 80386, его реги страми межсоединений и магистралью iPSB. Магистраль iPSB представляет каждому связному магистрали четы ре пространства адресов : 1) обычного ввода-вывода , 2) обычной памяти 3) пространство памяти объемом до 255 адресов для передачи сообщений и 4) пространство межсоединений . Последнее обес печивает графическую адресацию , при которой и дентификация связного магистрали (платы ) осуществл яется по номеру позиции , на которой у с тановлена плата . Поскольку МП 80386 и меет доступ только к пространствам памяти или ввода-вывода , пространства сообщений и м ежсоединений следует отображать на первые два пространства. Операции на магистрали iPSB осуществляются п осредством трех циклов магист рали . Цикл арбитража определяет следующего владельца маги страли . Этот цикл состоит из двух фаз : фазы принятия решения , на которой определяетс я приоритет для управления магистралью , и фазы захвата , когда связной с наивысшим пр иоритетом начинает цикл пересы л ки. Второй цикл магистрали iPSB - цикл пересылки , реализует пересылку данных между владельцем и другим связным . Третий цикл iPSB - цикл ис ключения , указывает на возбуждение исключения в течении цикла пересылки. 4.7.2 Магистраль локального расширения iLBX II Магистраль локального расширения iLBX II является быстродействующей магистралью , предназначенной д ля быстрого доступа к памяти , расположенной на отдельных платах . Одна магистраль iLBX II подд ерживает либо две процессорные подсистемы плю с четыре подсист емы памяти , либо одну процессорную подсистему плюс пять подсистем памяти . При необходимости иметь большой о бъем памяти система MULTIBUS II может включать более одной магистрали iLBX II. В системе на базе МП 80386 с тактовой частотой 16 МГц типичный цикл д о ступа iLBX требует 6 циклов ожи дания. Для магистрали iLBX характерны 32-разрядная шин а данных и 26-разрядная шина адресов . Поскол ьку эти шины разделены , возникает возможность конвейерных операций в цикле пересылки . К дополнительным особенностям магистрали iLBX относятся : 1) однонаправленное подтверждение при б ыстрой пересылке данных , 2) пространство межсоедине ний (для каждого связного магистрали ), через которое первичный запрашивающий связной инициа лизирует и настраивает всех остальных связных магистрали , и 3) средство взаимного исключения , позволяющее управлять многопортовой п амятью. 4.7.3 Последовательная магистраль iSSB Относительно дешевая последовательная систем ная магистраль iSSB может использоваться вместо параллельной системной магистрали iPSB в те х случаях , когда не требуется высокая произ водительность последней . Магистраль iSSB может содерж ать до 32 связных магистрали , распределенных на длине максимум 10 м . Управление магистралью ведется с помощью стандартного протокола м ножественного доступа с о п росом н есущей и разрешением конфликтов (CSMA/CD). Связные ма гистрали используют этот протокол для передач и данных по мере своей готовности . В с лучае одновременного инициирования передачи двум я или несколькими связными вступает в дей ствие алгоритм разрешен и я конфликтов обеспечивающий справедливое предоставление дост упа всем запрашивающим связным. 5.1 Ведущие Ведущим является любой модуль , который обладает возможностью захвата магистрали . Модул ь захватывает магистраль с помощью логических схем обмена и иниц иирует передачу данных по магистрали , используя для этого либо встроенные процессоры, либо специальные логические схемы . Ведущи е генерируют сигналы сигналы управления , адре сные сигналы , а также адреса памяти или устройств ввода-вывода. Ведущий может работа ть в одном из двух режимов : режиме 1 или режиме 2. В режиме 1 ведущий ограничен одной передачей п о магистрали через каждое подключение к ш ине . Если все ведущие в системе используют режим 1, скорость работы системы ограничиваетс я максимальной величиной цик л а за нятости магистрали . Это позволяет разработчикам прогнозировать общую производительность конкретной системы. В режиме 2 у ведущих больше возможност ей захвата магистрали , они могут инициировать обмен с наложением на текущую операцию . В этом режиме разреш ены тайм-ауты м агистрали , и операции ведущих не ограничены максимальной величиной цикла занятости магистр али . Режим 2 обеспечивает широкий класс операци й , что придает системе гибкость при удовле творении запросов пользователей. 5.2 Ведомые Устройства ввода вывода пользователя 5.3 Операции на магистрали Система MULTIBUS допускает наличие нескольких в едущих на магистрали , каждый из которых за хватывает магистраль по мере возникновения не обходимости в передаче данных . Ведущие осущес твляют захват магистрали с п омощью сп ециальной последовательности обмена . В эту по следовательность входят шесть сигналов , позволяющ их ведущему определять , свободна ли магистрал ь и нет ли запросов на ее захват от других ведущих с более высоким приорит етом , а также захватывать и освоб о ждать магистраль. Арбитраж приоритетов . Система предусматривает две схемы арбитража приоритетов : последовате льную и параллельную . В последовательной схем е приоритет ведущего определяется с помощью последовательной цепочки , в которой выход разрешения от каж дого модуля соединяет ся с входом разрешения модуля с более низким приоритетом . На одном конце цепочки оказывается модуль с наивысшим приоритетом , на другом конце - с наинизшим. Приоритет в последовательной схеме опреде ляется при каждом запросе магистрали . Ес ли магистраль не захвачена ведущим с боле е высоким или равным приоритетом , запрос д анного ведущего удовлетворяется . Число ведущих , обьединенных последовательной цепочкой , ограничено временем прохождения по цепочке сигнала приоритета , которое не должно п р ев ышать длительности цикла магистрали . Если исп ользуется частота 10 МГц , в цепочке может бы ть не более трех ведущих. В параллельной схеме доступом к магис трали ведает специальный арбитр . При этом определение очередного ведущего на магистрали производится н а основе списка фиксиров анных приоритетов или каким-то другим способо м , заданны в системе . На рис . 6 показана одна из схем параллельного арбитража. 5.4 Архитектура магистрали В магистраль MULTIBUS входят 16 линий данных , 20 адресных линий , 8 линий многоур овневых прер ываний , а также линии управления и арбитра жа . Такое большое количество линий позволяет одновременно использовать в системе и 8- и 16-разрядные ведущие модули. Система MULTIBUS использует собственный тактовый генератор , независимый от тактовых г ене раторов обьединяемых модулей . Наличие независимог о генератора позволяет использовать магистраль ведущими с различными тактовыми частотами , причем они могут выходить на магистраль а синхронно по отношению друг к другу. Принципы арбитража в системе MULTIBU S по зволяют медленным ведущим равноправно конкуриров ать за захват магистрали . Однако после тог о , как модуль захватил магистраль , скорость передачи определяется возможностями передающего и принимающего модулей. Основное назначение магистрали MULTIBUS в обес печении канала для передачи данных ме жду модулями , подключенными к шине . Система позволяет использовать платы с различными возможностями , изменять ширину шин данных и адресов ввода-вывода , устанавливать атрибуты пр ерываний. Для реализации мультипроцессорны х воз можностей системы , построенной на основе МП 80386, и для увеличения ее производительности р азработана магистраль MULTIBUS II. В новую архитектуру включена передача сообщений , способствующая повыш ению производительности мультипроцессорной системы . При использовании передачи сообщений все пересылки по магистрали выполняются с максимально возможной скоростью пакетами 32-ра зрядных данных. В дополнение к передаче сообщений мод ули платы MULTIBUS II обеспечивают виртуальные прерывания , географическую адресаци ю и распределенн ый арбитраж . При наличии виртуальных прерыван ий один процессор может выполнять запись в специальные ячейки памяти другого процессор а , что почти неограничено увеличивает гибкост ь механизма прерываний. Географическая адресация , реализуемая с помощью смонтированных на плате регистров межкомпонентных соединений , обеспечивает простра нство межкомпонентных соединений для программных конфигураций законченных комплексных систем . Распределенный арбитраж предоставляет модулям MULTIBUS II столько отдел ь ных уровней арбитра жа , сколько в системе имеется плат (или гнезд ). В этом случае все платы в си стеме имеют одинаковый приоритет относительно времени доступа к магистрали , что предотвра щает блокирование плат с низким приоритетом ведущими платами высокой пр о изво дительности. Ключевым вопросом при построении систем на основе магистрали MULTIBUS является нахождение оптимального соотношения между требуемыми и фактическими характеристиками . Для каждого э лемента характерно индивидуальное множество прис ущих ему хара ктеристик . Взаимодействие дв ух таких элементов ограничивается множеством характеристик , которое определяется как пересечен ие множеств характеристик обоих элементов . В некоторых случаях пересечение может быть пустым , что приводит к принципиальной нераб отос п особности системы. 6. Электрическое питание Современные устройства требуют хорошо ста билизированного постоянного напряжения . Стабилизация питания может осуществляться в источнике питания или , как это имеет место в системах S-100, на каждой плате. Большинс тво компьютерных систем питае тся от источника постоянного напряжения 5 В с выходным током от 1 до 5 А . Типичными значениями являются 1, 3, 4 и 5 А в зависимости от системы . Некоторые системы потребляют то к 10 А . Часто источники питания имеют также выход 1 2 В , 2 А для подключения дисководов. 7. Заключение Под сопряжением понимается связь микропро цессора с внешним миром и его собственным и внутренними узлами . Чем большим уровнем интелекта обладает устройство , тем большее вн имание надо обращать на характерист ики сопряжения. Сопряжение относится к чи слу наиболее сложных аспектов разработки аппа ратного обеспечения . Именно здесь приходится принимать большинство компромиссов и именно з десь можно получить максимальную экономию сре дств . В большинстве приложений сигн алы , обрабатываемые процессором , несовместимы с его характеристиками . В простейшем случае может потребоваться преобразование напряжения сигнала в стандарт ТТЛ 5 В . Несовместимое напряжен ие может легко исказить процесс обработки сигналов . В других слу чаях м огут потребоваться аналого - цифровы е преобразователи .
1Архитектура и строительство
2Астрономия, авиация, космонавтика
 
3Безопасность жизнедеятельности
4Биология
 
5Военная кафедра, гражданская оборона
 
6География, экономическая география
7Геология и геодезия
8Государственное регулирование и налоги
 
9Естествознание
 
10Журналистика
 
11Законодательство и право
12Адвокатура
13Административное право
14Арбитражное процессуальное право
15Банковское право
16Государство и право
17Гражданское право и процесс
18Жилищное право
19Законодательство зарубежных стран
20Земельное право
21Конституционное право
22Конституционное право зарубежных стран
23Международное право
24Муниципальное право
25Налоговое право
26Римское право
27Семейное право
28Таможенное право
29Трудовое право
30Уголовное право и процесс
31Финансовое право
32Хозяйственное право
33Экологическое право
34Юриспруденция
 
35Иностранные языки
36Информатика, информационные технологии
37Базы данных
38Компьютерные сети
39Программирование
40Искусство и культура
41Краеведение
42Культурология
43Музыка
44История
45Биографии
46Историческая личность
47Литература
 
48Маркетинг и реклама
49Математика
50Медицина и здоровье
51Менеджмент
52Антикризисное управление
53Делопроизводство и документооборот
54Логистика
 
55Педагогика
56Политология
57Правоохранительные органы
58Криминалистика и криминология
59Прочее
60Психология
61Юридическая психология
 
62Радиоэлектроника
63Религия
 
64Сельское хозяйство и землепользование
65Социология
66Страхование
 
67Технологии
68Материаловедение
69Машиностроение
70Металлургия
71Транспорт
72Туризм
 
73Физика
74Физкультура и спорт
75Философия
 
76Химия
 
77Экология, охрана природы
78Экономика и финансы
79Анализ хозяйственной деятельности
80Банковское дело и кредитование
81Биржевое дело
82Бухгалтерский учет и аудит
83История экономических учений
84Международные отношения
85Предпринимательство, бизнес, микроэкономика
86Финансы
87Ценные бумаги и фондовый рынок
88Экономика предприятия
89Экономико-математическое моделирование
90Экономическая теория

 Анекдоты - это почти как рефераты, только короткие и смешные Следующий
Минутная слабость у женщины может длиться годами.
(с) Нестор Бегемотов
Anekdot.ru

Узнайте стоимость курсовой, диплома, реферата на заказ.

Обратите внимание, реферат по радиоэлектронике "Микропроцессоры Intel 80386", также как и все другие рефераты, курсовые, дипломные и другие работы вы можете скачать бесплатно.

Смотрите также:


Банк рефератов - РефератБанк.ру
© РефератБанк, 2002 - 2016
Рейтинг@Mail.ru