Реферат: Обзор процессоров и шин ПВМ начиная с 386 машин - текст реферата. Скачать бесплатно.
Банк рефератов, курсовых и дипломных работ. Много и бесплатно. # | Правила оформления работ | Добавить в избранное
 
 
   
Меню Меню Меню Меню Меню
   
Napishem.com Napishem.com Napishem.com

Реферат

Обзор процессоров и шин ПВМ начиная с 386 машин

Банк рефератов / Радиоэлектроника

Рубрики  Рубрики реферат банка

закрыть
Категория: Реферат
Язык реферата: Русский
Дата добавления:   
 
Скачать
Microsoft Word, 392 kb, скачать бесплатно
Заказать
Узнать стоимость написания уникального реферата

Узнайте стоимость написания уникальной работы

Московский институт радиотехники электро ники и ав томатики кафедра АСОИУ при ИнтерЭВМ _Р Е Ф Е Р А Т _Тема : . Обзор процессоров и шин ПВМ начиная с 386 машин. - 2 - 1. Введение в МП 80386 фирмы Intel МП вышел на рынок с уникальным преимуществом . Он является первым 32 - разрядным МП , для которого пригодно существующее прикладное программное обеспечение стоимостью 6,5 млрд . долл., написанное для МП предыдущих моделей от 8086/88 до 80286 (клон IBM PC). Говорят , что системы совместимы , есл и программы напи- санные на одной системе , успешно в ыполняются на другой . Если совмес тимость распространяется только в одном направлении , от старой системы к новой , то говоря т о совместимости снизу вверх . Совместимость снизу вверх на обьектном уровне поддержи- вает капиталовложения конечного пользова теля в програм мное обеспечение , поскольку новая система просто заменяет более медленную старую . Микропроцессор 80386 совмест им снизу вверх с предыдущими поколениями МП фирмы Intel. Эт о означает что прог- раммы написанные специально для МП 80386 и использующие его специфические особенности , обычно не р аботают на более старых моделях . Однако , так как набор ком анд МП 80386 и его модули обработки являются расширениями набора команд предшествующих моделей , программное обес печение п оследних совместимо снизу вверх с МП 80386. Специфическими особенностями МП 80386 являютс я многозадач- ность , встроенное управление памятью , виртуальная память с разделением на страницы , защита програ мм и большое а дресное пространство . Аппаратная совместимость с предыдущими моделями сохранена посредством динамического измен ения разрядности ма- гистрали . МП 80386 выполнен на основе технологии CHMOS III фирмы Intel, которая вобрала с себя бы стродействие технологии HMOS (МДП высокой плотности ) и малое по требление мощности тех- - 3 - нологии CMOS (КМДП ). МП 80386 предусматривает п ереключение программ , выполняемых под управлением различных операционных систем , такие как MS-DOS и UNIX. Это свойств о позволяет разра- ботчикам программ включать стандартное прикладное программное обеспечение для 16 -разрядных МП непосре дственно в 32 -разряд- ную систему . Процессор определя ет адресное пространство как один или несколько сегментов памяти любого размера в диапазоне от 1 байт до 4 Гбайт (4*2 530 0 байт ). Эти сегменты могут быть ин- дивидуально защищены уровнями привилегий и таким образом изби- рательно разде ляться различными з адачами . Механизм защиты ос- нован на понятии иерархии привилегий или ранжированного ряда. Это означает , что разным задачам или программам могут быть присвоены определенные уровни , которые используются для дан- ной задачи . Схема поддержки пр ограмм МП 80386 представлена на рис 1. Заметим , что на рисунке некоторые биты регистров являются неопределенными или отмечены как заре зервированные фирмой In- tel для использования в будущем. Рисунок 1 расположен на следующей странице. - 4 - рис .1 -----------------------------¬ ¦ Защищенная среда МП 80386 ¦ L-------------T--------------- -----------------------+------------------------¬ ¦ Процессор выбирает программы по очереди . ¦ ¦ Уровни привилегий гарантируют поль зователям , ¦ ¦ что информация будет в бе зопасности . ¦ ¦ Набор команд МП 80386 включает все команды ¦ ¦ МП 8086 и 80286. ¦ L----------------------T------------------------- ¦ ----------T----- ----T----------+------------T-----------T---------¬ ¦Программы¦Программы¦ Программы¦ Ядро ¦Оста льные ¦Код ¦ ¦ для МП ¦ для МП ¦ для М П ¦операционной¦программы ¦изгото - ¦ ¦ 8086 ¦ 80286 ¦ 80386 ¦ системы ¦операцион - ¦товителя ¦ ¦ ¦ ¦ ¦ ¦ные ¦комплекс-¦ ¦ ¦ ¦ ¦ ¦ системы ¦ного обо-¦ ¦ ¦ ¦ ¦ ¦ ¦рудования¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ 3 ¦ 3 ¦ 3 ¦ 0 ¦ 1 ¦ 2 ¦ L---------+---------+----------+------------+-----------+---------- Сегменты памяти с различным и уровнями привилегий - 5 - 2. Режимы процессора Для более полного понятия системы команд МП 80386 необхо- димо предварительно описать общую схе му его работы и архитек- ту ру. В данном реферате не раскрывается более подробно значения некоторых специфических слов и поняти й , считая , что читатель предварительно ознакомился с МП 8086 и МП 80286 и имеет представление о их работе и архит ектуре . Оп исываются только те функции МП 80386, которые отсутствуют или изменены в предыду- щих моделях МП. МП 80386 имеет два режима работы : реж им реальных адресов, называемый реальным режимом , и защищен ный режим. 2.1. Реальный режим При подаче сигнала сброса или пр и включении питания уста- навливается реальный режим , причем МП 80386 работает как очень быстрый МП 8086, но , по желанию програ ммиста , с 32-разрядным расширением . В реальном режиме М П 80386 имеет такую же базовую архитектуру , что и МП 8086, но обеспеч ивает доступ к 32-раз- рядным регистрам . Механизм адресации , размеры памяти и обра- ботка прерываний МП 8086 полностью совпад ают с аналогичными функциям и МП 80386 в реальном режи ме. Единственным способом выхода из реал ьного режима является явное переключение в защищенный режим . В защищенный режим МП 80386 входит при установке бита включения защиты (РЕ ) в нуле- вом регистре упра вления (CR0) с по мощью команды пересылки (MOV - 6 - to CR0). Для совместимости с МП 80286 с цель ю установки бита РЕ может быть также использована команда загрузки слова состо- яния машины LMSW. Процессор повторно входит в реальный режим в том случае , если программа командой пересылки сбрасывает бит РЕ регистра CR0. 2.2. Защищенный режим Полные возможности МП 80386 раскрываются в защищенном режи- ме . Прогр аммы могут исполнять переключение между процессами с целью входа в задачи , предназначенные для режима виртуального МП 8086. Каждая такая задача проявляет себя в семантике МП 8086 (т.е . в отношениях между символами и приписываемыми им значениями независимо от интерпретирующег о их оборудования ). Это позволяет выполнять на МП 80386 п рограммное обеспечение для МП 8086 - прикладную программу или целую операционную сис- тему . В то же время задачи для виртуального МП 8086 изолирова- ны и защищены как друг от друг а , так и от главной операционной системы МП 80386. Далее перейдем непосредс твенно к рассмотре- нию шины данных МП 80386. 3. Шины Прежде всего дадим определен ие шины . Шина - это канал пере- сылки данных , используемый совместно р азличными блоками систе- мы . Шина может представлять собой набор проводящих линий , выт- равленных в печатной плате , провода припаянные к выводам разь- емов , в которы е вставляются пе чатные платы , либо плоский ка- бель . Компоненты компьютерной системы физически расположены на одной или нескольких печатных платах , причем их число и фу- - 7 - нкции зависят от конфигура ции системы , ее изготовителя , а час- то и от поколения микропроцессора. Информация передается по шине в в иде групп битов . В состав шины для каждого бита слова может быть предусмотрена отдельная линия (параллельная шина ), или все б ит ы слова могут последова- тельно во времени использовать одну линию (последовательная шина ). На рис 2. нарисовано типичное подключение устройств к шине данных . рис .2 ------------¬ ------------¬ ¦ Устройство¦ ¦Устройство ¦ ¦ вывода ¦ ¦ ввода ¦ L---T--T----- L---T--T----- ¦ ¦ ¦ ¦ ----------¬ -----------¬ ----+--+----¬ ----+--+----¬ ¦ ОЗУ ¦ ¦ ПЗУ ¦ ¦ Выход ной ¦ ¦Входной ¦ ¦ ¦ ¦ ¦ ¦ буфер ¦ ¦ буфер ¦ L-TTTTTTTT- L-TTTTTTTT-- L-TTTTTTTT--- LTTTTTTTT---- ¦¦¦¦¦¦¦¦ ¦¦¦¦¦¦¦¦ ¦¦¦¦¦¦¦¦ ¦¦¦¦¦¦¦¦ ------¬ --++++++++----++++++++-----++++++++------++++++++--+D 40 0 П ¦ ---+++++++-----+++++++------+++++++-------+++++++--+ р ¦ ----++++++------++++++-------++++++--------++++++--+ о ¦ -----+++++-------+++++--------+++++---------+++++--+ ц ¦ ------++++--------++++---------++++----------++++--+ е ¦ -------+++---------+++----------+++-----------+++--+ с ¦ --------++----------++-----------++------------++--+ с ¦ ---------+-----------+------------+-------------+--+D 47 0 о ¦ ¦ р ¦ L------ - 8 - 3.1 Шина с тремя состояниями Шина с тремя состояниями напоминает телефонную линию общего пользования , к которой подключено мног о абонентов . Три состо- яние на шине - это состояния высокого уровня , низкого уровня и высокого импеданса . Состояние высокого импеданса позволяет устройству или процессору отключиться от шины и не влиять на уровни , устанавливаемые на шине другим и устройствами или про- цессорами . Таким образом , только одно устройство является ве- дущим на шине . Управляющая логика активизирует в каждый конк- ретный момент только одно устройство , которое становиться ве- дущим . Когда устройство активизировано , оно помещает свои данные на шину , все же остальные потенциальные ведущие перево- дятся в пассивное состояние. К шине может быть подключено мно го приемных устройств - получателей . Обычно данные на шине предназначаются только для одного из них . Сочетание управ ляющих и адресных сигналов , оп- ределяет для кого именно . Управляющая логика возбуждает специ- альные стробирующие сигналы , чтобы ук азать получателю когда ему следует принимать данные . Получате ли и отправ ители могут быть однонаправленными (т.е . осуществлять только либо переда- чу , либо прием ) и двунаправленными ( осуществлять и то и дру- гое ). На рис . 3 показаны двунаправленные отправители /получате- ли , подключенные к шине. Рис унок 3 расположен на следующей странице. - 9 - рис .3 -------------------¬ ¦ Микропроцессор ¦ L------------------- -------------------¬ --------------+ Управляющая +------------¬ ¦ ----+ логика +--¬ ¦ ¦ ¦ L------------------- ¦ ¦ ¦ L-------¬ Разрешение ------- ¦ ¦ Активизация ¦ ¦ Активизация ¦ выхода 1 ¦ ¦ выхода 2 ------+-------------¬ ¦ ~ ¦ ------------+------¬ ¦ Стро б данных ¦ -+¬ ¦ -+¬ ¦ Строб данных ¦ ¦ Выходные +--+ +-T--¦ --+ +--+Выходные ¦ ¦Отправи - данные ¦ L-- ¦ ¦ ¦ L-- ¦ данные Отправи-¦ ¦тель /по - Входные ¦ ¦ ¦ ¦ ¦Входные тель /по-¦ ¦ лучатель 1 данные +_------ ¦ --+-----_+ данные лучатель 2¦ L-------------------- ¦ L------------------- ¦ ~ Линия шины Шинная (магистральная ) организация п олучила широкое расп- ространение , поскольку в этом случае все устройства используют единый протокол сопряжения модулей це нтральных процессоров и устройств ввода-вывода с помощью трех шин. - 10 - 3.2 Типы шин Сопряжение с центральным процессором осуществляется посредс- твом трех шин : шины данных , шины адресов и шины управления. Шина данных служит для пересылки данных между ЦП и памятью или ЦП и уст ройствами ввода-вывода . Эти данные могут представлять собой как команды ЦП , так и ин формацию , которую ЦП посылает в порты ввода-вывода или принимает оттуд а . В МП 8088 шина данных имеет ширину 8 разрядов . В МП 8086, 80186, 80286 ширина ши ны данных 16 разрядов ; в МП 80386 - 32 разряда. Шина адресов используется ЦП для выбора требуемой ячейки памяти или устройства ввода-вывода пу тем установки ан шине конкретного адреса , соответствующего одной из ячеек памяти или одного из элементов ввода-вывода , вход ящих в систему . Наконец по шине управления передаются управля ющие сигналы , предназна- ченные памяти и устройствам ввода-выво да . Эти сигналы указыва- ют направление передачи данных (в ЦП или из ЦП ), а также мо- менты передачи. Магистральная организация предпологает , к ак правило , нали- чие управляющего модуля , который высту пает в роли директора - распорядителя при обмене данными . Осно вное назначение этого модуля - организация передачи слова между двумя другими моду- лями. 3.3 Операции на магистрали Операция на системной магистрали нач инается с того , что уп- равляющий модуль устанавливает на шин е кодовое слово модуля - отправителя и активизирует линию стро ба отправителя . Это поз- воляет модулю , кодовое слово которого установлено на шине, - 11 - понять , что он является отправителем . Затем управляющий модуль уст анавливает на кодовое слово модуля - получателя и активизи- рует линию строба получателя . Это позволяет модулю , кодовое слово которого установлено на шине , понять , что он является получателем. После этого управляющий модуль воз буждает линию строба дан- ных , в результате чего содержимое регистра отправителя пересы- лается в регистр получателя . Этот шаг может быть повторен лю- бое число раз , если требуется пере дать много слов. Данные пересылаются от отправи те ля получателю в ответ на импульс , возбуждаемый управляющим модулем на соответствующей линии строба . При этом предполагается , что к моменту появления импульса строба в модуле - отправителе данные подготовлены к передаче , а моду ль - получатель готов принять данные . Такая передача данных носит название синхр онной (синхронизирован- ной ). Что произойдет , если модули участвующ ие в обмене (один или оба ), могут передавать или принимать данные только при опр еде- ленных условиях ? Процессы на магистра лях могут носить асинх- ронный (несинхронизированный ) характер . Пер едачу данных от отправителя получателю можно координиров ать с помощью линий состояния , сигналы на которых отражают ус ловия работы обоих модулей . Как только модуль назначается отправителем , он прини- мает контроль над линией готовности отправителя , сигнализируя с ее помощью о своей готовности принимать данные . Модуль , наз- наченный получателем , кон тролирует линию готовности получате- ля , сигнализируя с ее помощью о готовности принимать данные. При передаче данных должны соблюдать ся два условия . Во-пер- - 12 - вых , передача осуществляется лишь в т ом случае , если получа- тель и отправитель сигнализируют о своей готовности . Во-вто- рых , каждое слово должно передаваться один раз . Для обеспече- ния этих условий предусматривается оп ределенная последователь- ность действий при пере дачи д анных . Эта последовательность но- сит название протокола. В соответствии с протоколом отправит ель , подготовив новое слово , информирует об этом получателя . Получатель , приняв оче- редное слово , информирует об этом отправителя. Состояние линий готовности в любой момент времени определяет действия , которые должны выполнять оба модуля. Каждый шаг в передаче данных от одной части системы к дру- гой называется циклом магистрали (или часто машинным циклом ). Частота этих циклов определяется тактовыми сигналами ЦП . Дли- тельность цикла магистрали связана с частотой тактовых сигна- лов . Типичными являются тактовые часто ты 5, 8, 10 и 16 МГц. Наиболее современные схемы работают н а частоте д о 24 МГц. 3.4 Порты ввода-вывода Адресное пространство ввода-вывода органи зовано в виде пор- тов . Порт представляет собой группу линий ввода-вывода , по ко- торым происходит параллельная передача информации между ЦП и устройством ввода-вывода , обычно по одн ому биту на линию . Чис- ло линий в порте чаще всего со впадает с размером слова , харак- терным для данного процессора . Входной порт чаще всего органи- зуется в виде совокупности логических вен тилей , через которые входные сигналы поступают на линии системной шины данных . Вы- ходной порт реализуется в виде со вокупности триггеров , в кото- - 13 - рых хранятся сигналы , снятые с шин ы данных. Если в передаче информации учас твует процессор , то направ- ление потока входной и выходной и нформации принято рассматри- вать относительно самого процессора . В ходной порт - это любой источник данных (например , регистр ), кот орый избиратель ным об- разом подключается к шине данных процессора и посылает слово данных в процессор . Наоборот , выходной порт представляет собой приемник данных ( например , регистр ), ко торый избирательным образом подключается к шине данных проц ессора . Будучи выбран, выходной порт принимает слово данных из микропроцессора. Процессор должен иметь возможность к оординировать скорость своей работы со скоростью работы внешнего устройства , с кото- рым он обменивается информаци ей . В противном случае может по- лучиться , что входной порт начнет пересылать данные еще до то- го как , процессор их затребует , и процесс пересылки данных на- ложится на какой-то другой процесс в ЦП . Как уже отмечалось, эта координац ия работы двух у стройств носит название "рукопо- жатия ", или квитирования. Теперь подробнее остановимся на режи мах работы портов вво- да-вывода . Существуют три вида взаимод ействия процессора с портами ввода-вывода : программное упр авление , режим прерываний и прямой доступ к памяти (ПДП ). Программно-управляемый ввод-вывод инициируетс я процессором, который выполняет программу , управляющую работой внешнего уст- ройства . Режим прерываний отличается т ем , что ини циатором вво- да-вывода является внешнее устройство . Устройство , подключен- ное к выводу прерываний процессора , повышает уровень сигнала на этом выводе (или в зависимости от типа процессора понижает - 14 - его ). В ответ процессор , закончив в ыполнение текущей команды, сохраняет содержимое программного счетчи ка в соответствующем стеке и переходит на выполнение п рограммы , называемой програм- мой обработки прерываний , чтобы заверш ить пе редачу данных. ПДП тоже инициируется устройством . Пе редача данных между памятью и устройством ввода-вывода ос уществляется без вмеша- тельства процессора . Как правило , для организации ПДП исполь- зуются контроллеры ПДП , выполнен ны е в виде интегральных схем. 3.5 Униварсальный синхронно-асинхронный приемопередатчик Микропроцессор взаимодействует с перифир ийными устройства- ми , принимающими и передающими данные в после довательной фор- ме . В процессе этого взаимодействия процессор должен выполнять преобразование параллельного кода в п оследовательный , а также последовательного в параллельный. Чаще всего пересылка данных между процессором и перифер ий- ными устройствами выполняются асинхронно . Другими словами, устройство может передавать данные в любой момент времени . Ес- ли данные не передаются , устройство посылает просто биты мар- кера , обычно высокий уровень сигнала , что д ает возможность не- медленно обнаружить любой разрыв цепи передачи . Если устройс- тво готово передавать данные , передатч ик посылает нулевой бит, обозначающий начало посылки . За этим нулевым битом следуют данные , затем бит четности и , наконец , один или два стоп-би- та . Закончив передачу , отправитель прод олжает посылать высокий уровень сигнала в знак того , что данные отсутствуют. Для удобства проектирования интерфейса процессора с уст- - 15 - ройствами последовательного ввода-вывода ( как синхронными , так и асинхронными ) разработаны микросхемы универсальных синхрон- но-асинхронных приемопередатчиков (УСАПП ). В состав УСАПП вхо- дят функционирующие независимо секц ии приемника-передатчика. Типичный УСАПП изображен на рис . 4 Рисунок 4 расположен на следующей стран ице. - 16 - Разреше - От триггера ни е по - 8 7 6 5 4 3 2 1 " Буфер лучения Данные передатчика данных - - - - - - - - свободен " --T--- +-+-+-+-+-+-+-+ ж е а б в г д -----T----- L-----+ Вентили И ¦ ¦ ¦ - - - - - ¦ +-T-T-T-T-T-T-+ ¦ ¦ -+--+--+--+--+¬ ¦ +-+-+-+-+-+-+-+ ---- ---¬ L--_¦ Вентили И ¦ ¦ ¦ Буферный ре-¦ ¦ R +-----_¦ ¦ _------ ¦ гистр прием-¦ _-T_¦Триггер¦ L-T---T----T--- ¦ ника ¦ ¦ ¦ "Данные¦ ¦ ¦ ¦ L-------------- ¦ ¦готовы "¦ --+---+----+--¬ - ¦ ¦ S ¦ ¦ Регистр сос- ¦ _------¬ L--------¬ ¦ LT------- ¦ тояния ¦ ¦ Биты управления ¦ ¦ L------------_L-------------- ¦ от регистра состояния¦ L------------------------¬ ¦ L--------- ----¬ -------+----¬ ¦ +----------------------¬ L------+ Сдвиговый +--------- -----+----¬ -----+-----¬ ¦ регистр ¦ ¦ Логика +-----------_¦ Логика +-----_¦ приемник а ¦ ¦проверки ¦ ¦ проверки ¦ ¦СР ¦ ¦паритета ¦ ¦ границы ¦ L------------ ¦ ¦ ¦ кадра ¦ - L---- ------ L----------- ¦ ----+-----¬ -----------¬ ¦ ¦Проверка ¦ ¦Синхрони - ¦ ¦ ¦стартово-¦ ¦зирующий ¦ ¦ ¦го бита ¦ _-----------+генератор +-------- - 17 - - Последовательный вход - Частота 16хТ Рис . 4 Буквами обозначено : а - Данные готовы ; б - Наложени е ; в - Ошибка кадра ; г - Ошибка четности ; д - Бу фер пере- датчика свободен ; е - Разрешение чте ния слова состояния ; ж - Сброс триггера " Данны е гото- вы " УСАПП заключ ен в корпус с 40 выводами и является дуплексным устройством (т . е . может передавать и принимать одновременно ). Он выполняет логическое форматирование посылок . Для подключе- ния УСАПП могут потребоваться дополни тельные схемы , однако нет необходимости в общем тактовом генераторе , синхронизирующем УСАПП и то устройство , с которым установлена связь . В передат- чике УСАПП предусмотрена двойная буфе ризация , поэтому следую- щий байт данных может приниматься из процессора , как только текущий байт подготовлен для передачи. Выпускаются микросхемы УСАПП со скор остями передачи до 200 Кбод . Скорость работы передатчика и приемника (не обязательно одинаковые ) устанавливаются с помощью внешних генератор ов, частота которых должна в 16 раз прев ышать требуемую скорость передачи . Сигналы от внешних генератор ов поступают на раздель- ные тактовые входы приемника и пе редатчика. Обычно и микропроцессор , и устройства ввода-вывода подклю- чаются к своим УСАПП параллельно . Между УСАПП действует после- довательная связь (например по стандар ту RS-232C). - 18 - 4. MULTIBUS Структура магистрали , обеспечивающей сопряжение всех аппа- ратных средств , является важнейшим эл ементом вычислительной системы . Магистраль позволяет многочислен ным компонентам сис- темы взаимодействовать друг с другом . Кроме того , в структуру магистрали заложены возмо жности в озбуждения прерываний , ПДП, обмена данными с памятью и устрой ствами ввода-вывода и т . д. Магистраль общего назначения MULTIBUS фирмы Intel представ- ляет собой коммуникационный канал , поз воляющий координировать работу самых разнообразных вычислит ельных модулей . Основой ко- ординации служит назначение модуля си стемы MULTIBUS атрибутов ведущего и ведомого. 4.1 Магистрали MULTIBUS I/II. Одним из наиболее важных элементов вычислительно й системы является структура системной магистрали , осуществляющей сопря- жение всех аппаратных средств . Системн ая магистраль обеспечи- вает взаимодействие друг с другом различных компонентов систе- мы и совместное использование систе мных ресурсов . Последнее обстоятельство играет важную роль в существенном увеличении производительности всей системы . Кроме того , системная магист- раль обеспечивает передачу данных с участием памяти и уст- ройств ввода-вывода , прямой доступ к памяти и возбуждение пре- рываний. Системные магистрали обычно выполняются таким образом , что сбои проходящие в других частях с истемы , не влияют на их функ- ционирование . Это увеличивает общую на дежность системы . При ме- рами магистралей общего назначения яв ляются предложенные фир- - 19 - мой Intel архитектуры MULTIBUS I и II, обеспечивающие коммуни- кационный канал для координации работ ы самых разнообразных вы- чи слительных модулей. MULTIBUS I и MULTIBUS II используют концепцию "ведущий-ве- домый ". Ведущим является любой модуль , обладающий средствами управления магистралью . Ведущий с помо щью логики доступа к ма- гистрали захватывает магист раль , з атем генерирует сигналы уп- равления и адреса и сами адреса памяти или устройства вво- да-вывода . Для выполнения этих действи й ведущий оборудуется либо блоком центрального процессора , л ибо логикой , предназна- ченной для передачи данных по магистрали к местам назначения и от них . Ведомый - это модуль , декоди рующий состояние адресных линий и действующий на основании сигналов , полученных от веду- щих ; ведомый не может управлять ма гистралью . Процедура обмена сигналами между ведущим и ведомым позволяет модулям различного быстродействия взаимодействовать через ма гистраль . Ведущий ма- гистрали может отменить действия логи ки управления магист- ралью , если ему необходимо гарантирова ть для с ебя использова- ние циклов магистрали . Такая операция носит название "блокиро- вания " магистрали ; она временно предот вращает использование магистрали другими ведущими. Другой важной особенностью магистрали является возможность подключения многих ведущих модуле й с целью образования многоп- роцессорных систем. MULTIBUS I позволяет передать 8- и 16 разрядные данные и оперировать с адресами длиной до 24 разрядов. MULTIBUS II воспринимает 8-, 16- и 32 -разрядные данн ые , а адреса длиной до 32 разрядов . Протоколы магистралей MULTIBUS I - 20 - и II подробно описаны в документации фирмы Intel, которую сле- дует тщательно изучить перед использо ванием этих маг истралей в какой - либо системе. 4.2 MULTIBUS I MULTIBUS I фирмы Intel представляет собой 16-разрядную мно- гопроцессорную систему , согласующуюся со стандартом IEEE 796. На рис . 5 приведена структурная сх ема сопряжения с магистралью MULTIBUS I. На рисунке не показана локальная шина и локальные ресурсы МП 80386. Рисунок 5 расположен на следующей стран ице. Рис .5 - 21 - г =============¬ ---------------------------------------_¦ ¦ ¦ -------------------------¦ ¦-----¬ ¦ ¦ --------- --------------¦ 80386 ¦---¬ ¦ ¦ ¦ ¦ ----------\ ¦ ¦ ¦ Разре- ¦ ¦ ¦ ¦ --------/ ¦ ¦ ¦ шение ¦ ¦ ¦ ¦ ¦ L=T=T=========- ¦ ¦ байта ¦ Состояние¦ ¦ Данные ¦ ¦ Адрес ¦ L-------¬ ¦ ¦ ¦ МП 80386¦ ¦ МП 80386¦ ¦ МП 80386¦ ------¬ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ---+------¬ ----\ -/--¬ ¦ ¦ ------\ -/ --¬ ¦ ¦ ---\ -/--¬ ¦Генератор¦ ¦ Логика ¦ ¦ ¦ ¦ Дешифратор¦ ¦ ¦ ¦Логика ¦ ¦состояния¦ ¦ S0#-S1# ¦ ¦ ¦ ¦ адр еса ¦ ¦ ¦ ¦ А 0/А 1 ¦ ¦ожидания ¦ ¦ ¦ ¦ ¦ L--- ---T----- ¦ ¦ L--T-T--- L------ ---- L---T----- ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ----------+----¬ ¦ ¦ ¦ ¦ ¦ ¦ ¦ --+-+---------T----+---------+-+----------- ¦ ¦ ¦ ¦ --- --- ---¬ --- ---- ---¬ --\ /------¬ -\-/-----\ -/--¬ ¦ Арбитр ¦ ¦ Контроллер¦ ¦ Пр иемо - ¦ ¦ Адресные ¦ ¦магистрали¦ ¦ магистрали¦ ¦передатчик¦ ¦ фиксаторы ¦ ¦ 82289 ¦ ¦ 82286 ¦ ¦ данных ¦ L-------------- L---------- - L------------ L----------- - - - - - - Данные ¦ ¦ Адрес ¦ ¦ ¦ ¦ MULTIBUS ¦ ¦ MULTIBUS ================================================================= MULTIBUS I - 22 - 4.3 Пример интерфейса магистрали MULTIBUS I Один из способов организации взаимод ействия между МП 80386 и магистралью MULTIBUS I заключается в генера ции всех сигналов MULTIBUS I c помощью программируемых логических мат риц (ПЛМ ) и схем ТТЛ . Проще использовать интерфей с , совместимый с МП 80286. Основные черты этого инт ерфейса описаны ниже. Интерфейс магистрали MULTIBUS I состоит из с овместимого с МП 80286 арбитра магистрали 82288. Контроллер может работать как в режиме локальной магистрали , так и в режиме MULTIBUS I; резистор на входе МВ схем ы 82288, подключенный к источнику пи- тания , активизирует режим MULTIBUS I. Выходной сигнал MBEN де- шифратора адреса на ПЛМ служит си гналом выбора обеих микросхем 82288 и 828289. Сигнал AEN # с выхода 82289 открывает выходы контролле ра 82288. Взаимодействие между процессором 80386 и этими двумя уст- ройствами осуществляется с помощью П ЛМ , в которые записаны программы генерации и преобразования необходимых сигналов . Ар- битр 82289 вместе с арбитрами магистр али других вычислительных подсистем координирует управление магист ралью MULTIBUS I, обеспечивая управляющие сигналы , необходи мые для получения доступа к ней. В системе MULTIBUS I каждая вычислительная п одсистема пре- т ендует на использование общих ресурсов . Если подсистема зап- рашивает доступ к магистрали , когда другая система уже исполь- зует магистраль , первая подсистема дол жна ожидать ее освобож- дения . Логика арбитража магистрали уп равляет досту пом к ма- гистрали всех подсистем . Каждая вычисл ительная подсистема име- ет собственный арбитр магистрали 82289. Ар битр подключает свой - 23 - процессор к магистрали и разрешает доступ к ней ведущим с бо- лее высоким или более низким приоритетом в соответствии с за- ранее установленной схемой приоритетов. Возможны два варианта процедуры упра вления занятием магист- рали : с последовательным и параллельн ым приоритетом . Схема пос ледовательного приоритета реализуе тся путем соединения це- почкой входов приоритета магистрали (BPRN #) и выходов приори- тета магистрали (BPRO #) всех арбитров маги страли в системе. Задержка , возникающая при таком соедин ении , ограничивае т число подключаемых арбитров . Схема параллельног о приоритета требует наличия внешнего арбитра , который прин имает входные сигналы BPRN # от всех арбитров магистрали и в озвращает активный сиг- нал BPRО # запрашивающему арбитру с м ак симальным приоритетом. Максимальное число арбитров , участвующих в схеме с параллель- ным приоритетом , определяется сложностью схемы дешифрации. После завершения цикла MULTIBUS I арбитр , зан имающий ма- гистраль , либо продолжает е е у держивать , либо освобождает с передачей другому арбитру . Процедура освобождения магистрали может быть различной . Арбитр может освобождать магистраль в конце каждого цикла , удерживать магист раль до тех пор пока не будет затре бована ведущим с б олее высоким приоритетом , или освобождать магистраль при поступлении запроса от ведущего с любым приоритетом. Система MULTIBUS I с 24 линиями адреса и 16 л иниями данных. Адреса системы расположены в диапазо не 256 кбайт (между F00000H и F3FFFFH), причем используются все 24 линии . 16 линий данных представляют младшую половину ( младшие 16 разрядов ) 32- разрядной шины данных МП 80386. Адресные разряды MULTIBUS I - 24 - нумеруются в шеснадцатеричной системе ; А 23-А 0 В МП 80386 ста- новятся ADR17# - ADR0# в системе MULTIBUS I. Инвертирующие ад- ресные фиксаторы поразрядно преобразуют выходные сигналы адре- са МП 80386 в адресные сигналы с низким активным уровнем для магистрали MULTIBUS I. Дешифратор адреса . Система MULTIBUS I обычно включает и об- щую , и локальную память . Устройства ввода-вывода (УВВ ) также могут быть расположены как на лок альной магистрали , так и на MULTIBUS I. Отсюда следует , что : 1) пространство адресов МП 80386 должно быть разделено между MULTIBUS I и локальной ма- гистралью и 2) должен использоваться де шифратор адресов для выбора одной из двух магистралей . Для выбо ра магистрали MULTI- BUS I требуются два сигнала : 1. Сигнал разрешения MULTIBUS I (MBEN) служит сигналом вы- бора контроллера магистрали 82288 и арбитр а магистрали 82289 в схеме сопряжения с MULTIBUS I. Другие выходы ПЛМ дешифрато ра служат для выбора памяти и УВВ на локальной магистрали. 2. Для обеспечения 16-разрядного цикла ма гистрали процессо- ру 80386 должен быть возвращен активный сигнал размера шины BS16#. К уравнению ПЛМ , описывающему услови я возбу ждения сиг- нала BS16#, могут быть добавлены дополните льные члены для дру- гих устройств , требующих 16-разрядной ши ны. Ресурсы ввода-вывода , подключенные к м агистрали MULTIBUS I, могут быть отображены на отдельное пространство адре сов вво- да-вывода , независимых от физического расположения устройств на магистрали I, либо отображены на пространство адресов памя- ти МП 80386. Адреса УВВ , отображенных н а пространство памяти, должны декодироваться для возбуждени я правильных команд вво- - 25 - да-вывода . Это декодирование должно ос уществляться для всех обращений к памяти , попадающих в о бласть отображения адресов ввода-вывода. Адресные фиксаторы и прие моперед атчики данных . Адрес во всех циклах магистрали должен фиксиро ваться , потому что по протоколу MULTIBUS I на адресных входах долже н удерживаться достоверный адрес по крайней мере 50 нс после того , как коман- да MULTIBUS I становится пассивной . Сигнал разрешения адреса (AEN#) на выходе арбитра магистрали 82289 стано вится активным, как только арбитр получает управление магистралью MULTIBUS I. Сигнал AEN# действует как разрешающий для фиксаторов MULTIBUS I. Как показано на рис . 6 выходной сигнал ALE# контроллера ма- гистрали 82288 фиксирует адрес от МП 80386. Рис .6 Адрес Данные А 23-А 0 ¦ D15-D0 ¦ ------- --------¬ ALE# ------- ---------¬ DEN ¦ Инвертирующий +------- ¦ Инвертирующие +----- ¦ фиксатор ¦ (От 82288) ¦ фиксаторы /прие-¦ L------T--------- ¦ мопередатчики +----- AD17#- ¦ L------T---------- DT/R# AD0# DATF#- ¦ (От 82288) DAT0# Разряды данных MULTIBUS I нумеруются в шестн адцате ричной системе , так что D15-D0 превращается в DATF#-DAT0#. Инвертиру- ющие факторы и приемопередатчики выра батывают низкий активный - 26 - уровень для магистрали MULTIBUS I. Данные фикс ируются только в циклах записи . Во время цикла записи адресными фиксаторами и фиксаторами - приемопередатчиками данных у правляют входные сигналы ALE#, DEN и DT/R# от контроллера 82288. В циклах чте- ния фиксаторы - приемопередатчики управляю тся сигна лом локаль- ной магистрали RD#. Если при использовани и сигнала DEN за ло- кальным циклом записи немедленно посл едует цикл чтения MULTI- BUS I, на локальной магистрали МП 80386 возникн ет конфликтная ситуация. 4.4 Магис траль расширения ввода-вывода iSBX Магистраль iSBX независима от типа проце ссора или платы. Каждый интерфейс расширения непосредстве нно поддерживает до 8-разрядных портов ввода-вывода . Посредством ведомых процессо- ров или проц ессоров с плавающ ей точкой обеспечивается расшире- ние адресных возможностей . Кроме того , каждый интерфейс расши- рения может при необходимости поддерж ивать канал ПДП со ско- ростью передачи до 2 Мслов /с Магистраль iSBX включает два основных элемента : базовую плату и модуль расширения . Базовая плата - это любая плата с одним или несколькими интерфейсами р асширения ввода-вывода (коннекторами ), удовлетворяющими электрическим и механическим требованиям сп ецификации Intel. Естественн о , базовая плата всегда является ведущим устройством , о на генерирует все адре- са , сигналы выбора и команды. Модуль расширения магистрали iSBX представля ет собой не- большую специализированную плат у ввода-вывода , подключенную к - 27 - базовой плате . Модуль может иметь одинарную или двойную шири- ну . Назначение модуля расширения - прео бразование протокола основной магистрали в протокол конкре тно го устройства вво- да-вывода. Расширение функций,реализуемых каждой си стемной платой, подключенной к магистрали MULTIBUS I, повышает производитель- ность системы , потому что для дост упа к таким резидентным функциям н е требуется арбитраж магистрали. 4.5 Многоканальная магистраль Многоканальная магистраль представляет с обой специализиро- ванный электрический и механический п ротокол , действующий как составная часть системы MULTIBUS I. Эта магистраль предназна- чена для скоростной блочной пересылк и данных между системой MULTIBUS I и взаимосвязанными перефирийными устро йствами . В тех случаях , когда требуется пересыла ть группу байтов или слов , расположенных (или распологаемы х ) по последовательным адресам , протокол блочной пересылки да нных уменьшает непроиз- водительные потери . Передача осуществляет ся в асинхронном ре- жиме с использованием протокола подт верждений и с провер кой четности , обеспечивающей правильность пере дачи данных. Улучшению характеристик системы MULTIBUS I спос обствует уменьшение влияния на ее производител ьность оборудования па- кетного типа . Потоки данных от па кетных устройст в могут ис- пользовать интерфейс общего назначения . Протокол многоканаль- ной магистрали специально приспособлен для пакетных пересылок - 28 - данных . Максимальный выигрыш в произво дительности получается при использовании двухпортовой памяти с доступом как со сторо- ны многоканальной магистрали , так и со стороны интерфейса MUL- TIBUS I. 4.6 Магистраль локального расширения iLBX Магистраль iLBX предназначена для не посредственных скорост- ных передач данных между ведущими и ведомыми и обеспечивает : 1) максимум два ведущих на магистрали , что упрощает процедуру арбитража ; 2) асинхронный по отношению к передаче данных ар- битраж магистрали ; 3) минимум два и максимум пять устройств, связанных с магистралью ; 4) ведомые устр ойства , определяемые как ресурсы памяти с байтовой адр есацией , и 5) ведомые уст- ройства , функции которых непосредственно контролируются сигна- лами ли ний магистрали iLBX. Увеличение локальных (на плате ) ресурс ов памяти высокопро- изводительного процессора улучшает характ еристики всей систе- мы . Что касается других специальных функций , то наличие на процессорной плате памяти повышае т производительность , пос- кольку процессор может адресовать неп осредственно , не ожидая результатов арбитража магистрали . С др угой стороны , в силу пространственных ограничений на процессо рной плате удается разместить память лишь небольшого обьема . Магистраль iLBX поз- воляет снизить эти пространственные о граничения . При использо- вании магистрали iLBX нет необходимости в размещении дополни- тельной памяти на процессорной плате . Вся память (обьемом до - 29 - нескольких десятков Мбайт ), адресуемая процессором , доступна через магистраль iLBX и представляется пр оцессору размещенной на процессорной плате . Наличие в с истеме памяти двух портов - одног о для обмена с магистрал ью iLBX, а другого для обмена с магистралью MULTIBUS I - делает доступной эту память другим компонентам системы . К магистрали iLBX мож но подключить до пя- ти устройств . В число устройств до лжны входить первичный веду- щий и один ведомый . Остальные три устройства не являются обя- зательными . Первичный ведущий управляет магистралью iLBX и ор- ганизует доступ вторичного ведущего к ресурсам ведомой памяти. Вторичный ведущий , если он есть , пр едост авляет дополнительные возможности доступа к ведомым ресурса м по магистрали iLBX. 4.7 MULTIBUS II Архитектура системы MULTIBUS II является процесор но-незави- симой . Она отличается наличием 32-разряд ной парал лельной сис- темной магистралью с максимальной ск оростью передачи 40 Мбайт /с , недорогой последовательной с истемной магистрали и быстродействующей локальной магистрали дл я доступа к отдельным платам памяти . MULTIBUS II включае т пять магистралей Intel: 1) локального расширения (iLBX II), 2) многоканального доступа к памяти , 3) параллельную системную (iPSB), 4) последо вательную системную (iSSB) и 5) параллельную расширения ввода-вывода (iSBX). Ст руктура с несколькими магистра лями имеет преимущества пе- ред одномагистральной системой . В част ности каждая магистраль - 30 - оптимизирована для выполнения определенны х функций , а опера- ции на них выпол няются паралл ельно . Кроме того , магистрали , не используемые в конкретной системе , мог ут быть исключены из ее архитектуры , что избавляет от неоправ данных затрат . Три ма- гистрали из перечисленных кратко опис аны ниже. 4.7.1 Параллельная системная магистраль iPSB. Параллельная системная магистраль iPSB испо льзуется для межпроцессорных пересылок данных и вз аимосвязи процессоров. Магистраль поддерживает пакетную передачу с максимальной пос- тоянной скоростью 40 Мбайт /с. Связной магистрали представляет собой плату , объединяющую функциональную подсистему . Каждый связной магистрали должен иметь средства передачи данных между МП 80386, его регистрами межсоединений и магистра лью iPSB. Маги страль iPSB представляет каждому связному магистрали четыре пр остранства адресов : 1) обычного ввода-вывода , 2) обычной памяти 3) пространство памя- ти объемом до 255 адресов для переда чи сообщений и 4) прост- ранство межсоединений . Последнее обе спечивает графическую ад- ресацию , при которой идентификация свя зного магистрали (платы ) осуществляется по номеру позиции , на которой установлена пла- та . Поскольку МП 80386 имеет доступ тол ько к пространствам п а- мяти или ввода-вывода , пространства со общений и межсоединений следует отображать на первые два пространства. Операции на магистрали iPSB осуществляются посредством трех циклов магистрали . Цикл арбитража опр еделяет следующего вл а- - 31 - дельца магистрали . Этот цикл состоит из двух фаз : фазы приня- тия решения , на которой определяется приоритет для управления магистралью , и фазы захвата , когда связной с наивысшим приори- тет ом начинает цикл пересылки. Второй цикл магистрали iPSB - цикл пересыл ки , реализует пе- ресылку данных между владельцем и другим связным . Третий цикл iPSB - цикл исключения , указывает на возбуж дение исключения в течении цикла перес ылки. 4.7.2 Магистраль локального расширения iLBX II Магистраль локального расширения iLBX II являе тся быстро- действующей магистралью , предназначенной для быстрого доступа к памяти , расположенной на отдельных платах. Одна магистраль iLBX II поддерживает либо две процессорные подсистемы плюс че- тыре подсистемы памяти , либо одну процессорную подсистему плюс пять подсистем памяти . При необходимо сти иметь большой объем памяти система MULTIBUS II мо жет включать более одной магист- рали iLBX II. В системе на базе МП 80386 с тактовой частотой 16 МГц типичный цикл доступа iLBX требует 6 циклов ожидания. Для магистрали iLBX характерны 32-разрядная шина данных и 26-разрядная ши на адресов . Поскольку эти шины разделены , воз- никает возможность конвейерных операций в цикле пересылки . К дополнительным особенностям магистрали iLBX о тносятся : 1) од- нонаправленное подтверждение при быстрой пересылке данных , 2) пространство межсоединений (для ка ждого связного магистрали ), через которое первичный запрашивающий связной инициализирует и - 32 - настраивает всех остальных связных ма гистрали , и 3) средство взаимного исключения , позволяющее уп равлять многопортовой па- мятью. 4.7.3 Последовательная магистраль iSSB Относительно дешевая последовательная си стемная магистраль iSSB может использоваться вместо параллельно й системной ма- гистрали iPSB в тех случаях , когда не требуется высокая произ- водительность последней . Магистраль iSSB може т содержать до 32 связных магистрали , распределенных на длине максимум 10 м . Уп- равление магистралью ведется с помощь ю станда ртного протокола множественного доступа с опросом несу щей и разрешением конф- ликтов (CSMA/CD). Связные магистрали используют этот протокол для передачи данных по мере своей готовности . В случае однов- ременного инициирования перед ачи двумя или несколькими связны- ми вступает в действие алгоритм р азрешения конфликтов обеспе- чивающий справедливое предоставление дост упа всем запрашиваю- щим связным. 5.1 Ведущие Ведущим явл яется любой модуль , который обладает возмож- ностью захвата магистрали . Модуль захв атывает магистраль с по- мощью логических схем обмена и ин ициирует передачу данных по магистрали , используя для этого либо встроенные процессоры, - 33 - либо специальные логические схемы . Вед ущие генерируют сигналы сигналы управления , адресные сигналы , а также адреса памяти или устройств ввода-вывода. Ведущий может работать в одном и з двух режимов : режиме 1 или режиме 2. В режиме 1 ведущий огра ничен одной передачей по магистрали через каждое подключение к шине . Если все ведущие в системе используют режим 1, скорость ра боты системы ограничи- вается максимальной величин ой цик ла занятости магистрали . Это позволяет разработчикам прогнозировать о бщую производитель- ность конкретной системы. В режиме 2 у ведущих больше возмож ностей захвата магистра- ли , они могут инициировать обмен с наложением н а текущую опе- рацию . В этом режиме разрешены тай м-ауты магистрали , и опера- ции ведущих не ограничены максимально й величиной цикла заня- тости магистрали . Режим 2 обеспечивает широкий класс операций, что придает системе гибкость при удовлетворении запросов поль- зователей. 5.2 Ведомые - 34 - Устройства ввода- вывода пользователя г =========T=====T=======¬ - - ¦ Ведущий ¦ ЦП ¦ ¦ ¦ ¦ ¦ L------ ¦ - 12 - г ==================¬ г === ======= =====¬ ¦--------¬ - -------¦ ¦ Ведомый ¦ ¦ Ведомый ¦ ¦ Обмен с¦ ¦ ¦Ввод - ¦ ¦ ¦ ¦ --------T--------¦ ¦ магис - ¦ ¦ ¦вывод ¦ ¦ Глобальный ¦ ¦Парал - ¦Последо-¦ ¦ тралью ¦ ¦ L------¦ ¦ (системный ) ¦ ¦лельный ¦ватель - ¦ ¦ --T------ ¦ -------¦ ¦ ввод-вывод ¦ ¦ввод-вы-¦ный ввод¦ ¦ ¦ ¦ _-_¦Память¦ ¦ ¦ ¦вод ¦вывод ¦ ¦ ¦ L------¦ ¦ ¦ ¦ --------+--------¦ ¦ ¦ ------¬ ¦ L=T================- ¦ Глобальны й ¦ ¦ L------_¦Буф ер¦ ¦ ¦ - - - ¦ (системный ) ¦ ¦ L-T---- ¦ ¦ ¦ ¦ ¦ ¦ ввод-вывод ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ L=T===============- L============+==========- ¦ ¦ ¦ ¦ ¦ - - - ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦а ¦б ¦в ¦г ¦а ¦б ¦в ¦ г ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ ¦ _==========¦ ====¦ ================¦ ====¦ ==========================_ Шина Рис . 7 Буквами обозначено : а - Подтверждение ; б - Данные ; в - Ад- рес ; г - Команда ; - 35 - Ведомые выполняют лишь функции получ ателей в процессе реа- лизации запросов на передачу данных . Ведомые декодируют состо- яние адресных линий и действуют в соответствии с сигналами уп- равления от ведущих . На рис . 7 изобр ажены примеры ведущих и ведомых на магистрали MULTIBUS. 5.3 Операции на магистрали Система MULTIBUS допускает наличие нескольких ведущих на магистрали , каждый из которых за хватывает магистраль по мере возникновения необходимости в передаче данных . Ведущие осу- ществляют захват магистрали с помощью специальной последова- тельности обмена . В эту последовательн ость входят шесть сигна- лов , позволяющих ведущему определять , свободна ли магистраль и нет ли запросов на ее захват от других ведущих с более высо- ким приоритетом , а также захватывать и освобождать магистраль. Арбитраж приоритетов . Система предусматри вает две схем ы ар- битража приоритетов : последовательную и параллельную . В после- довательной схеме приоритет ведущего определяется с помощью последовательной цепочки , в которой вы ход разрешения от каждо- го модуля соединяется с входом ра зрешени я модуля с более низ- ким приоритетом . На одном конце це почки оказывается модуль с наивысшим приоритетом , на другом конце - с наинизшим. Приоритет в последовательной схеме о пределяется при каждом запросе магистрали . Если магистрал ь не захвачена ведущим с бо- лее высоким или равным приоритетом , запрос данного ведущего удовлетворяется . Число ведущих , обьединенн ых последовательной цепочкой , ограничено временем прохождения по цепочке сигнала - 36 - приоритета , которое не должно превышат ь длительности цикла ма- гистрали . Если используется частота 10 М Гц , в цепочке может быть не более трех ведущих. В параллельной схеме доступом к м агистр али ведает специаль- ный арбитр . При этом определение очередного ведущего на ма- гистрали производится на основе списк а фиксированных приорите- тов или каким-то другим способом , з аданны в системе . На рис . 6 показана одна из схем пара лле льного арбитража. 5.4 Архитектура магистрали В магистраль MULTIBUS входят 16 линий данных , 20 адресных линий , 8 линий многоуровневых прерываний , а также линии управ- ления и арбитража . Такое большое к оличест во линий позволяет одновременно использовать в системе и 8- и 16-разрядные веду- щие модули. Система MULTIBUS использует собственный тактовы й генератор, независимый от тактовых генераторов о бьединяемых модулей . На- личие нез ависимого генератора поз воляет использовать магист- раль ведущими с различными тактовыми частотами , причем они мо- гут выходить на магистраль асинхронно по отношению друг к дру- гу. - 37 - Рис .8 -----------¬ -----+---¬ ¦ Выходы для других ¦ ¦ ¦ ¦ ведущих ¦ ¦ -++++++++¬ ¦ ¦ +1234 5678¦ ¦ ¦ +--------+ Арбитр ¦ ¦ ¦ ¦ магистрали ¦ ¦ ¦ 12345678¦ ¦ ¦ LTTTTTTTT- Выходы для других -- - - - - - - -¦ - -¦ - ¦ - - - - ведущих ¦ ¦ ¦ -- L - - - - - - - - -- - -¬ L----+--------------------------T----------------------¬ ¦------------------¬ ¦ ¦ ------------------¬ ¦ ------------------¬¦ ¦ Ведущий ¦ ¦ ¦ Ведущий ¦ ¦ ¦Ведущий ¦¦ L+ Вход разре шения ¦ ¦ L- -+ Вход разрешения ¦ ¦ L-+Вход разрешения ¦¦ ¦ приоритета ¦ ¦ ¦ приоритета ¦ ¦ ¦приоритета ¦¦ ¦ Запрос +-- ¦ Запрос +-- ¦ Запро с +- ¦ магистрали¦ ¦ магистрали¦ ¦ магистрали ¦ L------------------ L------------------ L------------------ Приоритет 8 Приоритет 1 Промежуточный (низший ) (высший ) приоритет (между 1 и 8) Принципы арбитража в системе MULTIBUS позвол яют медленным ве- дущим равноправно конкурировать за за хват магистрали . Однако - 38 - по сле того , как модуль захвати л магистраль , скорость передачи определяется возможностями передающего и принимающего модулей. Основное назначение магистрали MULTIBUS в о беспечении кана- ла для передачи данных между моду лями , подключенными к шине. Система позволяет использовать платы с различными возможностя- ми , изменять ширину шин данных и адресов ввода-вывода , уста- навливать атрибуты прерываний. Для реализации мультипроцессорных возмож ностей системы, по строенной на основе МП 80386, и для увеличения ее производи- тельности разработана магистраль MULTIBUS II. В новую архитек- туру включена передача сообщений , спо собствующая повышению производительности мультипроцессорной системы . При исп ользова- нии передачи сообщений все пересылки по магистрали выполняются с максимально возможной скоростью пак етами 32-разрядных дан- ных. В дополнение к передаче сообщений модули платы MULTIBUS II обеспечивают виртуальные пре рывания , географическую адресацию и распределенный арбитраж . При наличии виртуальных прерываний один процессор может выполнять запись в специальные ячейки па- мяти другого процессора , что почти неограничено увеличивает гибкость мех анизма прерываний. Географическая адресация , реализуемая с помощью смонтиро- ванных на плате регистров межкомпонен тных соединений , обеспе- чивает пространство межкомпонентных соеди нений для программных конфигураций законченных к омплексных систем . Распределенный арбитраж предоставляет модулям MULTIBUS II столько отдельных уровней арбитража , сколько в системе имеется плат (или гнезд ). В этом случае все платы в сист еме имеют одинаковый приоритет - 39 - относительно времени доступа к магист рали , что предотвращает блокирование плат с низким приоритето м ведущими платами высо- кой производительности. Ключевым вопросом при построении сис тем на основе магистра- ли MULTIBUS является нахождение оптимального соотношения между требуемыми и фактическими характеристикам и . Для каждого эле- мента характерно индивидуальное множество присущих ему харак- теристик . Взаимодействие двух таких эл ементов ограничивается множеством характеристик , которое определя ется как пересечение множеств характеристик обоих элементов . В некоторых случаях пересечение может быть пустым , что приводит к принципиальной неработоспособности системы. 6.1 Процессоры выше 80386. Основными процессорами , на которых с обиратеся подавляю- щее большинство современных компьютеров , являются 2 процессоры 2фирмы Intel типа 486 (SX, DX, DX2, OverDrive) и Pentium. 0 Си с- темные платы на процессорах 386SX и 386 DX применяются в очень небольшом количестве в самых недорогих системах , а на 286 процессоре не выпускаются вообще . Фир ма Intel в настоящее время производит следующие типы проце ссоров с емейства 486 и Pentium: - 486SX-25, 486SX-33, 486SX2-50; - 486DX-33, 486DX2-50, 486DX-50, 486DX2-66; - 486DX4-75, 486DX4-100; - Pentium 60, Pentium 90, Pentium 100. Все процессоры семейства 486 имеют 32-разр ядну ю архитекту- - 40 - ру , внутреннюю кэш-память 8 КВ со ск возной записью (у DX4 - 16 КВ ). Модели SX не имеют встроенного сопроцессора . Модели DX2 реализуют механизм внутреннего удвоения частоты (напри- мер , процессор 486DX2-66 устанавливается на 33-мегагерцовую системную плату ), что позволяет поднят ь быстродействие прак- тически в два раза , так как эф фективность кэширования внут- ренней кэш-памяти составляет почти 90 пр оцентов . Процессоры семейства DX4 - 486DX4-75 и 486DX4-100 предназначены для ус- тановки на 25-ти и 33-мегагерцовые пла ты . По производитель- ности они занимают нишу между DX2-66 и Pentium-60/66, причем быстродействие компьютеров на 486DX4-10 0 вплотную приближает- ся к показателям Pentium 60. Напряжение питан ия составляет 3,3 вольта , то есть их нельзя устанав ливать на обычные сис- темные платы . Процессор 486DX4-75 предназначен прежде всего для использования к компьют ерам типа Notebook, а 486DX4-100 - в настольных системах . К сожалению , Intel ограничивает пос- тавки процессоров 486DX4-100, а цены на ни х установил на су- щественно более высоком уровне , чем на Pentium 60, чтобы из- бежать конкурен ции между собствен ными продуктами . По мнению Intel, когда начнутся массовые поставки э тих процессоров (первый квартал 1995 года ), их стандартным применением станут уже только системы самого начального уровня. 2Процессор Penti um 0 является одним из самых мощных в настоя- щее время . Он относится к процесс орам с полным набором ко- манд , хотя его ядро имеет риск-архи тектуру . Это 64-разрядный суперскалярный процессор (то есть вып олняет более одной ко- манд ы за цикл ), имеет 16 КВ в нутренней кэш-памяти - по 8 КВ отдельно для данных и команд , встр оенный сопроцессор . В нас- - 41 - тоящее время наиболее широко выпускае тся процессор на 60 MHz _уд по всему , имен но этот п роцессор выбран фирмой Intel в ка- честве основного на конец текущего и начало 1995 годка , кото- рый должен прийти на смену семейс тву 486. Процессор на 66 MHz выпускается в незначительных количествах , начат выпуск моде- лей на 90 и 100 MHz. 2Несколько слов о процессорах семейст ва OverDrive. 0 В основ- ном это процессоры с внутренним у двоением частоты , предназна- ченные для замены процессоров SX. Что касается широко разрек- ламированного в свое время п р оцессора OverDrive на основе Pentium (так называемый P24T или Pentium SX), то сроки его выпуска неоднократно срывались . Сейчас начало выпуска перене- сено на последнюю четверть текущего года . Хотя на рынке представлено очень много системных плат , предназначенных для установки кроме 486 процессоров и процес сора Р 24Т , использо- вать его на этих платах скорее всего будет нельзя , так как никакого тестирования плат с этим процессором изготовители не проводя т ввиду его отсутствия , а ориентируются при изготовле- нии только на опубликованную фирмой Intel спецификацию. Представители фирмы Intel заявили недавно , что существуют серьезные сомнения в работоспособности большинства этих плат в связи с недостаточной проработкой вопрсово , связанных с пе- регревом процессоров. Поскольку при работе с существующим программным обеспече- нием процессоры Pentium не достигают максим ального быстро- действия , фирма Intel для оценки п роизводительности своих процессоров предложила специальный индекс - iCOMP (Intel COm- parative Microprocessor Performance), который , по ее мнению, - 42 - более точно отражает возрастание прои зводительности при пере- ходе к новому поколению процессоров (некоторые из выпущенных уже моделей компьютеров на основе Pentium при выполнении оп- ределенных программ демонстрируют даже меньшее быстродейс- твие , чем компьютеры на о снове 486DX2-66, это связано как с недостатками конкретных системных плат , так и с неоптимизиро- ванностью программных кодов ). Производител ьность процессора 486SX-25 принимается за 100. Производительность дру гих про- цессоров , кот орые останутся в ближайшей производственной программе фирмы Intel, представлена в след ующей таблице : 1Таблица 0 1 ---------------------------T--------------------------¬ ¦ ¦ ¦ ¦ МОДЕЛЬ ¦ ИНДЕКС iCOMP ¦ ¦ ==========================+==========================¦ ¦ 486SX2-50 ¦ 180 ¦ +---- ----------------------+--------------------------+ ¦ 486DX2-50 ¦ 231 ¦ +--------------------------+--------------------------+ ¦ 486DX2-66 ¦ 297 ¦ +-------- ------------------+--------------------------+ ¦ 486DX4-75 ¦ 319 ¦ +--------------------------+--------------------------+ ¦ 486DX4-100 ¦ 435 ¦ +------------ --------------+--------------------------+ ¦ Pentium-60 ¦ 510 ¦ L--------------------------+--------------------------- - 43 - (продолжение таблицы 1) ---------- -----------------T--------------------------¬ ¦ Pentium-66 ¦ 567 ¦ +--------------------------+--------------------------+ ¦ Pentium-90 ¦ 735 ¦ +------------- -------------+--------------------------+ ¦ Pentium-100 ¦ 815 ¦ L--------------------------+--------------------------- Более того , именно величина производи тельности с использо- ванием индекса iCOMP используется фирмой Intel в новой систе- ме маркировки процессоров Pentium. например , 735\ 90 и 815\100 для тактовой частоты 90 и 100 MHz. Кроме фирмы Intel, на рынке широко пр едставлены другие фирмы , выпускающие клоны се мейств 486 и Pentium. 2 Фирма AMD 2производит 486DX-40, 486DX2-50, 486DX2-66. Готовятся к выпус- 2ку процессоры 486DX@-80 и 486DX4-120. 0 Они обеспечива ют полную совместимость со всеми ориентированными на платформу Intel программн ыми продуктами и такую же производительность , как и аналогичные изделия фирмы Intel (при одина ковой тактовой час- тоте ). Кроме того , они предлагаются по более низким ценам , а процессор на 40 MHz6 отсутствующий в произв одственной прог- рамме Intel, конкурирует с 486DX-33, превосход я его по произ- водительности на 20 процентов при меньш ей стоимости. 2Фирма Cyrix разработала процессоры М 6 и 0М 7 2 (аналоги 486SX 2и 486 0DX 2) на тактовые частоты 33 м 40 MHz, а также с удвоением 2частоты DX2-50 и DX2-66. 0 Они имеют более б ыстродействующую внутреннюю кэш-память 8 КВ с обратной запписью и более быст- - 44 - рый встроенный сопроцессор . По некотор ым операциям производ и- тельность выше , чем у процессоров фирмы Intel, по некоторым - несколько ниже . Соответственно , существенн о различаются и ре- зультаты на разных тестирующих програ ммах . Цены на 486 про- цессоры Cyrix значительно ниже , чем на Intel и AMD. Подготов- лен к выпуску совместимый с Pentium 2 про цессор М 1 0, который мо- жет составить ему серьезную конкуренц ию , так как будет пре- восходить его при работе с рассчи танными на 486 процессоры, то есть не оптимизированным под Pentium, программным обеспе- чением . По оценкам Intel, эффективность Pentium п ри работе с такми программным обеспечением составляет около 70 процентов, Cyrix же обещает 90, так как архитектура М 1 более "рисковая ": он имеет 32 регистр а вместо 8 и систему их динамической пере- адресации для обеспечения совместимости . В то же время М 1 по операциям с плавающей точкой уступает процессору фирмы Intel. 2Cобственные варианты процессоров семейст ва 486 - 486SX-33, 2486 SX-40, 486SX-80, 486DX-40 предлагает фирма UMC. 0 Они по л- ностью совместимы с процессорами Intel. Из- за патентных огра- ничений они не поставляются в США. Первый клон процессора Pentium - изделие под названием 586 - выпустила фирм а NexGen. Этот 64-разрядный процессор рассчи- тан на работу на тактовых частота х 60 и 66 MNz, построен на основе запатентованной суперскалярной ар хитектуры RISC86 и полностью совместим с семейством 80х 86. Напряжение питания - 3,3 вольта . Стоимость его существенно ниже , чем у Pentium. Для самых простых систем фирмой Texas Instruments продол- жается выпуск дешевых , но эффективных процессоров 486DLC, ко- торые , занимая промежуточное положение между 386 и 486 се- - 45 - мейством (они выполнены в конструктиве 386 процессора 0, обес- печивают производительность на уровне 486 процессора при цене 386. Новая версия - 486SXL с увеличенной до 8 КВ внутренней кэш-памят ью еще ближе приближается к характеристикам 486 се- мейства. Все большую популярность завоевывают 2 риск-процессоры се- 2мейства Power PC 601 (IBM, Apple, Motorola) 0, которые имеют отличную от Intel архитектуру (в основе - а рхитектура Power фирмы IBM с внутренней кэш-памятью 32 КВ ). Полагают , что именно конкуренция между Power PC и Pentium являе тся самым существенным фактором для развития ры нка процессоров и персо- нальных компьютеров . Power PC 6 01 примерно в два раза дешев- ле , чем Pentium, потребляет в два раза меньшую мощность и превосходит Pentium по производительности , особе нно по опера- циям с плавающей точкой . Сначала н а процессоре 601 была реа- лизована только сист ема 6000 фирмы IBM и PowerMac фирмы App- le. В настоящее время большинство произв одителей компьютеров имеют свои варианты систем на баз е Power PC, однако решение об их производстве будет определяться прежде всего складываю- щейся ко нъюнктурой.
1Архитектура и строительство
2Астрономия, авиация, космонавтика
 
3Безопасность жизнедеятельности
4Биология
 
5Военная кафедра, гражданская оборона
 
6География, экономическая география
7Геология и геодезия
8Государственное регулирование и налоги
 
9Естествознание
 
10Журналистика
 
11Законодательство и право
12Адвокатура
13Административное право
14Арбитражное процессуальное право
15Банковское право
16Государство и право
17Гражданское право и процесс
18Жилищное право
19Законодательство зарубежных стран
20Земельное право
21Конституционное право
22Конституционное право зарубежных стран
23Международное право
24Муниципальное право
25Налоговое право
26Римское право
27Семейное право
28Таможенное право
29Трудовое право
30Уголовное право и процесс
31Финансовое право
32Хозяйственное право
33Экологическое право
34Юриспруденция
 
35Иностранные языки
36Информатика, информационные технологии
37Базы данных
38Компьютерные сети
39Программирование
40Искусство и культура
41Краеведение
42Культурология
43Музыка
44История
45Биографии
46Историческая личность
47Литература
 
48Маркетинг и реклама
49Математика
50Медицина и здоровье
51Менеджмент
52Антикризисное управление
53Делопроизводство и документооборот
54Логистика
 
55Педагогика
56Политология
57Правоохранительные органы
58Криминалистика и криминология
59Прочее
60Психология
61Юридическая психология
 
62Радиоэлектроника
63Религия
 
64Сельское хозяйство и землепользование
65Социология
66Страхование
 
67Технологии
68Материаловедение
69Машиностроение
70Металлургия
71Транспорт
72Туризм
 
73Физика
74Физкультура и спорт
75Философия
 
76Химия
 
77Экология, охрана природы
78Экономика и финансы
79Анализ хозяйственной деятельности
80Банковское дело и кредитование
81Биржевое дело
82Бухгалтерский учет и аудит
83История экономических учений
84Международные отношения
85Предпринимательство, бизнес, микроэкономика
86Финансы
87Ценные бумаги и фондовый рынок
88Экономика предприятия
89Экономико-математическое моделирование
90Экономическая теория

 Анекдоты - это почти как рефераты, только короткие и смешные Следующий
Блин!
Еще только 11 декабря, а бухло к Новому Году уже три раза покупали!
Anekdot.ru

Узнайте стоимость курсовой, диплома, реферата на заказ.

Обратите внимание, реферат по радиоэлектронике "Обзор процессоров и шин ПВМ начиная с 386 машин", также как и все другие рефераты, курсовые, дипломные и другие работы вы можете скачать бесплатно.

Смотрите также:


Банк рефератов - РефератБанк.ру
© РефератБанк, 2002 - 2016
Рейтинг@Mail.ru